1引言
隨著ATM機普及，人們對流通貨幣質量要求越來越高，鈔票清分工作對銀行業來說就顯得格外重要。清分機是一種高端金融機具產品，能夠一次性完成鈔票的清分工作，包括鈔票點算、幣種識別、真偽鑒別、面額清分、版本清分、新舊清分、方位識別(包括正反面、上下方向等共4種組合)等。按照不同的功能，清分機的工作速度可達到每分鐘600張至1000張。
清分機的圖像采集系統主要是南圖像傳感器對在傳送帶上高速傳送的鈔票進行采樣、緩存，然后送至DSP圖像處理模塊。該系統是以CPLD完成鈔票圖像信息采集時序控制和數據緩存，采用接觸式圖像傳感器(CIS)SV233A4W和模數轉換器AD9822實現圖像的采樣和量化功能。另外，使用碼盤和對管來實現傳送帶與采樣的同步。
2系統組成與原理
2.1系統組成
清分機的圖像采集系統主要由碼盤、對管、傳感器、A／D轉換器、CPLD等組成。CPLD是系統核心，控制各部分時序及數據采集。當無鈔票時，系統處于等待狀態；當有鈔票經過對管時，將產生一個觸發信號，CPLD接收到觸發信號后，將控制接觸式圖像傳感器對鈔票進行采樣，采樣間隔由碼盤信號分頻控制。采集到的圖像信息經A／D轉換后，存儲到內部RAM中，為圖像處理單元DSP的后續處理、識別提供數據。該系統原理框圖如圖1所示。
2.1.1 CIS SV233A4W簡介
CIS是一種基于CMOS技術的線陣傳感器，它將光源、聚焦鏡片及感應器固定于一個外罩內，具有體積小，成本低等特點。CIS適用于高速傳輸物體的表面圖像采集。
SV233A4W是一款單色(G)線性CIS傳感器，掃描寬度是216 mm，分辨率可達到200 dpi。該傳感器共有1728個像元，有CP(移位時鐘脈沖)和SP(啟動脈沖)2個輸入控制信號。如果在CP的上升沿檢測到SP為高電平，則啟動一行的掃描和串行移位輸出工作。在每個CP的下降沿，Vout端口輸出一個點的模擬電壓值，這樣經過1 728個CP時鐘后，一行的數據，等待下一個SP啟動信號。掃描一行的典型時間為0.5 ms。
2.1.2 A／D轉換器AD9822簡介
AD9822是號門對CCD／CIS模擬圖像進行模／數轉換的器件，輸出動態范圍是14位，可同時對3路RGB信號進行A／D轉換。
AD9822具有3路RGB相互獨立的采樣和輸出結構，每一路包括：相關雙采樣器(CCD)、偏移控制D／A轉換器和數控增益放大器(PGA)。3路模擬信號經選擇器依次輸出，后經14位A／D轉換器獲得數字信號，這14位數字信號分兩字節先后輸出(D0～D7)。該器件工作時設有3個時鐘，CDSCLK1是參考電平(OFFSEET)的采樣時鐘，CDSCLK2是輸入數據電平的采樣時鐘，ADCCLK(是模數轉換和控制數據輸出的時鐘。
AD9822共有4種工作模式，即3通道CDS模式、1通道CDS模式、3通道SHA模式和1通道SHA模式。在1通道模式中，只處理一路模擬信號，而3通道模式則同時處理3路信號。這里采用3通道SHA模式，在該模式下一個采樣時鐘CDSCLK2后需要3個輸出時鐘ADCCLK輸出數據。
該器件內部各路偏移D／A轉換器、PGA和模式的設置等都是由內部8個寄存器(地址為000～111)完成的，這些寄存器是由3個端口信號SCLK、SLOAD和SDATA控制。
2.1.3碼盤
碼盤是一種常用的增量式角度傳感器(圖2)，利用現代光刻技術在圓盤上均勻刻線，當圓盤旋轉時，受刻線影響接收管接收到的光線出現亮暗變化，而輸出電平則高低跳變。將碼盤安裝在電機上，電機旋轉時，便有脈沖信號從碼盤輸出。輸出的脈沖信號可與電機相連的傳送帶傳送的距離進行換算，通過控制碼盤輸出脈沖的分頻來控制鈔票的采樣間隔。
2.1.4對管
對管位于CIS傳感器的上游，用于指示樣品(鈔票)的到來。當對管被物體遮擋時，對管輸出高電平，否則維持低電平。在應用中對管輸出高電平的脈寬與鈔票全部通過的時長相等。因而可以利用對管輸出信號(N2)控制每幀圖像的采樣使能?？紤]到信號噪聲的影響，需對管信號濾波；為保證每幀圖像(包括整張鈔票)具備一定余量，需要延時處理N2信號。
2.2采樣原理
由于要從圖像采樣數據中提取出鈔票的各種特征信息，所以圖像采樣數據要確保無失真地恢復鈔票圖像信息。因此，采樣頻率需滿足二維取樣定理。假設鈔票圖像的頻譜在水平方向上的截止頻率為fm，在垂直方向的截止頻率為fm，則只要水平方向的空間取樣頻率F0滿足F0≥2Fm，垂直方向的空間取樣頻率fm滿足f0≥2fm條件，圖像便可精確恢復。水平方向的采樣頻率由圖像傳感器的性能決定，而垂直方向的采樣頻率則由碼盤信號的分頻決定。
3 CPLD控制實現
3.1系統總時序
該系統設計的關鍵在于圖像傳感器、A／D轉換器以及數據存儲器RAM之間的時序控制。系統的總時序關系為：對管信號N2是采樣一張鈔票的總使能，碼盤信號MCLK的分頻SP作為每一行采樣的啟動信號。在每一行的采樣過程中，通過傳感器移位時鐘CIS1_CLK將每一點的數據移出。通過時鐘S1_CLK2控制A／D轉換器讀取采樣的模擬數據，并由輸出時鐘AD1_CLK控制A／D轉換器輸出量化的數字數據。然后，在地址時鐘ADR0_CLK和寫時鐘WR_CLK的控制下寫入RAM，系統總時序如圖3所示。
3.2參數確定
根據CIS SV233A4W傳感器特性可知，啟動脈沖SP的脈寬應大于100 ns，而移位時鐘CIS1_CLK最大頻率為5MHz。脈寬大于50 ns，采樣一行的典型時間是0.5 ms。若每張鈔票需采樣60行，則一張鈔票最少需要30 ms，1分鐘最多可采樣1800張鈔票。傳感器的輸出數據相對于移位時鐘的延時為68ns，所以A／D轉換器AD9822的讀取時鐘S1_CLK2與移位時鐘CIS1_CU(需滿足上述關系。由A／D轉換器AD9822的特性可知，讀取時鐘S1_CLK2的脈寬大于10 ns，輸出時鐘AD1_CLK大于30 ns。S1_CLK2的頻率與CIS1_CLK相同，AD1_CLK的頻率應該是S1_CLK2的3倍頻(3通道SHA模式)，而相位應在S1_CLK2之后。
3.3設計實現
CPLD的內部結構如圖4所示。CLOCK(50 MHz)為系統的基準時鐘，通過分頻器件DIV_N產生不同倍率的分頻時鐘。DIV_N輸出的分頻時鐘(S1、AD1、WR、ADR0)作為系統中各時鐘的基本信號，與行采樣使能SAMPLE_EN邏輯與后，得到傳感器移位時鐘CIS1_CLK，A／D采樣時鐘S1_CLK2，A／D轉換輸出時鐘AD1_CLK，RAM地址時鐘ADR0_CLK和RAM寫時鐘WR_CLK信號，這些時鐘信號只有在輸入有效數據時使能，這樣可避免讀人干擾數據，還可降低系統功耗。在DIV_N中僅采用一個計數信號對CLOCK上升沿計數，計數狀態下，根據所需波形輸出特定向量，共用一個計數信號實現不同倍率分頻，嚴格保證信號之間的相位關系。
對管信號N2和碼盤輸出脈沖信號MCLK，在電平跳變的前后產生的毛刺可采用數字可重觸發器FILTER_16濾除。CLK為同步時鐘；當輸入信號Vin_L為低電平時，Vout為高電平，并對內部計數器同步置數15；當輸入信號Vin_L為高電平時，計數器由計數值15對CLK上升沿遞減計數，計數至0時，Vout在下一個CLK上升沿輸出低電平；CL對Vout和內部計數器異步清零，初始化。Vout信號可用于濾除負脈沖Vin_L的毛刺，Vout的下降沿相對于Vin_L的上升沿有16個CLK時鐘延時。
總使能信號IMAGE_EN是N2信號經濾波、延時后得到的，它和碼盤分頻信號SP拓寬后的信號SP_1728邏輯相與后得到行采樣使能信號SAMPLE_EN，用于控制采樣間隔。這里SP是將碼盤輸出信號MCLK經DIV_6六分頻，再經單穩態電路DIFF得到的分頻數可根據實際參數(碼盤刻線精度、電機轉速)修改。DIFF可以將前面的分頻信號變為脈寬為1個時鐘周期的脈沖信號，其內部標識狀態為Q1Q0。當輸入脈沖Sin為低電平時，Q1Q0=00，輸出脈沖Sout=0；Sin為高電平時，Q1Q0=00，表明Sin的上升沿出現在前一個時鐘周期，Sin=1，并Q1Q0=11；若Q1Q0≠00，則表明Sin的上升沿并非剛到達，Sout清零，Q1Q0=10。
信號SP_1728的脈寬為1 728個移位時鐘周期，確保在每一行采樣的過程中，全部且僅將1 728個點的圖像信息輸出。內部RAM的寫地址端接人一個12位加法計數器ADDRESS_12b，對ADRO_CLK計數，輸出RAM的12位寫地址，清零端接CIS SV233A4W的啟動信號SP。
4仿真與結果分析
4.1時序控制仿真
按照系統設計結構，該系統輸入時鐘CLOCK的頻率為50 MHz，碼盤信號頻率為6 kHz，其仿真波形如圖5和圖6所示。由仿真波形可看出，滿足系統要求中時序關系，由于A／D轉換器只有一路輸入，所以每3個輸出數據有一組數據為有效地址。
4.2 RAM讀寫仿真
存儲在CPLD內部RAM的采樣數據要由后續DSP處理模塊讀取。在寫時鐘wrclock的作用下，從地址0開始向RAM依次寫入0、1、2、3……，然后在RAM的讀時鐘端施加一個讀時鐘rdclock，在讀地址rdaddress端施加從0遞增的讀地址，仿真RAM的讀寫，得到的仿真波形如圖7所示。由仿真波形可以看出，RAM的讀寫正確，讀取的數據相對于讀時鐘有一定延時。
5結語
該高速圖像采集裝置已在鈔票清分機中得到良好應用。該系統設計也可應用于連續、高速的圖像采集系統，另外，還可采用接觸式傳感器，使其具有曝光時間短，感光速度和數據傳輸速度快，實現高效輸入等特點，從而能夠很好的滿足清分機對采樣圖像質量的要求。