高可靠性永遠是計算機系統中必不可少的重要需求，尤其是對于整個系統中用來產生統一時間信號的專用設備來說，其可靠性和精準性非常重要。時統模塊的功能就是保證整個系統處在統一時間的基準上，它接收時統站發來的時間信號，完成與時統站送來時間信號的同步，同時回送一路供時統站延時檢查和解調檢查用，并向測控設備發送所需要的各種頻率信號、時間信息和各種采樣脈沖信號，來確保測控設備的定時與靶場的時間基準保持一致。

時統信號對信號噪聲非常敏感，因此時統模塊設計最關鍵的技術就是抗干擾技術。本系統采用大規模可編程邏輯器件實現修時、分頻、產生時間信號和各種同步信號，以使時統接口模塊集成度更高、可維護性增強；還充分考慮了EMC設計、時統信號的遠距離傳輸；并且進行了
PCB仿真設計。

1 FPGA實現數字濾波抗干擾

大規模可編程邏輯器件(FPGA)的出現，為解決計算機系統抗干擾問題開辟了新的途徑，運用FPGA實現數字信號的濾波是一種高效可靠的方法，解決了傳統的應用系統中，濾波部分要占用較多的軟件資源和硬件資源的問題。而且FGPA具有編程方便、集成度高、速度快等特性，可反復編程、擦除、運用，在不改動硬件設計的情況下，可實現不同的功能需求。該時統模塊在FPGA內部實現了同步脈沖的提取、對時功能、自守時、脈寬調制等功能。

1.1 脈沖的提取

脈沖的提取主要包括脈沖識別、中斷源判斷等。為保證時統信號的精確識別，防止丟幀、誤判，須要對信號整形，適當展寬。在FPGA中運用反相器對信號整形，運用信號上升沿觸發D觸發器輸出高電平去提起中斷，在CPU主板響應中斷后，通過控制D觸發器清零端將輸出的高電平拉低。以此防止非正常情況的出現。通用時統接收處理模塊設計了多路時統接收電路，可同時采集多路外部授時信號，在同時工作的情況下，系統可得到多種不同的時間信息。因此，設計時需要能精確地識別這幾路不同的中斷源。CPCI系統只能分配給每個CPCI設備一個中斷號，使得各路中斷源都要通過這一個中斷號向CPU主板提起中斷。設計流程中可以運用FPGA內部寄存器來識別各路中斷源。如圖1所示。4路信號用寄存器74373的低啦識別，在系統響應中斷后，隨即讀取寄存器，根據寄存器位的值，判斷是由哪路信號源提起的中斷。屏蔽信號用于系統關斷任一路中斷信號源，根據需要，可用軟件屏蔽一路或多路信號源，未被屏蔽的信號進入中斷產生器，輸出中斷信號，發起中斷申請。CPU主板收到時統模塊的中斷請求后，做出響應，系統軟件根據中斷響應輸出時間信息。

1.2 信號內部調理

信號在FPGA器件內部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數目有關，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過渡時間。

由于存在這兩方面因素，當多路信號的電平值發生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化，往往會出現一些不正確的尖峰信號，這些尖峰信號稱為“毛刺”。在本時統接收處理模塊處理單元的狀態機設計中，采用格雷碼計數器取代普通的二進制計數器，這是因為格雷碼計數器的輸出每次只有一位跳變，消除了競爭冒險的發生條件，避免了毛刺的生。毛刺并不是對所有的輸入都有危害，例如D觸發器的D輸入端，只要毛刺不出現在時鐘的上升沿并且滿足數據的建立和保持時間，就不會對系統造成危害，我們可以說D觸發器的D輸入端對毛刺不敏感。根據這個特性，在本時統模塊處理單元設計中盡可能采用同步電路，這是因為同步電路信號的變化都發生在時鐘上升沿，只要毛刺不出現在時鐘的上升沿，并且不滿足數據的建立和保持時間，就不會對系統造成危害(由于毛刺很短，多為幾ns，基本上都不可能滿足數據的建立和保持時間)。在本設計中，將有毛刺的外部輸入時統信號經過兩次D觸發器觸發，利用其對毛刺不敏感的特性，兩次經過同步觸發，將毛刺消除，亞穩態產生的機率變得特別低，不過信號將要延遲兩個時鐘周期，即40ns，兩個時鐘周期相對于一般時統模塊μs級的精度要求來說是微不足道的，因而該方法對同步時鐘精度可以認為無影響。

1.3 自守時設計

守時是指外部授時信號中斷或受阻時，模塊可以自行產生頻率相同且脈沖沿一致的信號維持系統時間信息。在外部授時信號正常時，由其發起中斷取得系統時間信息，無外部授時信號時，需由模塊自行產生的信號自動接替外部授時信號的工作，同時用來維持時統信號輸出，保證全系統的時間不中斷。對于外部時統輸入的時鐘，為了定時精確，在FPGA處理單元設置5個狀態，包括空閑態、A1、A、B1、B等狀態，A和B分別為接收到的時統信號低和高，A1、B1分別為接收到的時統信號的第一個低和高。

本板通過調線可以設置外部輸入有效電平(為高或為低)，假設有效電平設置為高，其外部時統輸入的同步狀態機如圖2所示。本時統模塊在上電狀態初始化時便啟動全局計數器，當在A1狀態或在A狀態，以板載溫度補償晶振產生的精確的32MHz時鐘(誤差<1Hz/32MHz)對輸入時統進行循環計數直到A1或A狀態改變，計數值為Count，在Count基礎上分別加上SET-Offset，SET+Offset便可以設置下一個時統時鐘周期上升沿調變在允許誤差范圍內的計數最小和最大允許值，其中SET為32MHz時鐘對一個完整時統周期的計數值，Offset為門限誤差。以移動標尺方式對下一次外時統輸入的沿調變設置了允許誤差范圍。如果在此限定的計數范圍內出現一次上升沿跳變，說明此時有外時統輸入，該時統信號是有效的，并依據此上升沿作為同步，向外提供各種同步時統信號，同步誤差為一個計數周期，即20ns。假如在此限定的計數范圍內沒有出現上升沿跳變，則產生一個錯誤標志位。說明沒有外時統信號輸入，或者外部輸入時統信號無效，此時經由板載溫補晶振產生的32MHz分頻后，產生所需要的各種時統信號，對外轉發，做到自守時功能。一旦有有效的外部時統輸入，便可進入同步狀態。若沒有有效時統輸入，立即轉入自守時狀態。

2 高速電路EMC設計

目前該時統模塊主要運用于CPCI系統，基于PCIExpress接口的電路屬于高速電路，硬件設計中的關鍵要點是高速電路設計，進行高速電路的PCB設計，首先要充分考慮電磁兼容(EMC)。因為數字電路板形成的磁場天線和電場天線往往是整機設備最大的干擾源，其EMC性能好壞直接影響到設備的功能運行和認證測試。同時，設計初期考慮電路板的EMC問題，可以降低成本，提高產品合格率，縮短開發周期，提高系統的抗干擾能力和可靠性。

數字電路板中因為分布參數引起共電源阻抗耦合和共地阻抗耦合的共模輻射是最多的，而回流面積過大、回流集中問題往往是起因；同時注意密集的過孔、通孔、過大的安全間距、電地層的分割會破壞參考面的完整性，達不到EMC預想效果。

時統接收處理模塊數字電路板布局時，時鐘發生/緩沖分配器首先放置，并且要滿足其間隔距離要求。時鐘信號先走線，可以通過串接阻尼電阻或適當的慮波，增大高速信號的上沿時間和下沿時間，減小信號產生的電磁輻射強度和諧波數量，或者采用隔離技術如光隔、變壓器隔離等，同樣能過濾高頻噪聲。在可能的情況下，高速的時鐘和信號線最好能跟地走，以達到回流面積最小的效果，也能解耦電容大小配備適當，并盡量靠近器件的電地管腳附近，不但能減小信號環流面積，而且能減小電源層耦合噪聲的可能性，從而減小共電源阻抗耦合的共模輻射；鋪銅要寬且不能留孤島，銅皮上多打過孔并和地良好端接；信號線不懸空并實現良好端接；器件無用管腳和地良好端接，防止形成電場天線造成共模輻射；另外，3W規則和20H規則的執行、器件的浪涌保護等也可以增強數字電路板的EMC。

3 PCB仿真技術

通過進行PCB仿真，能啟發新的思想或產生新的策略，還能暴露出原系統中隱藏著的一些問題，以便及時解決。高速串行電路設計中一個重要的技術難點就是如何保證信號的完整性，在進行PCB設計過程中，有針對性地對模塊進行信號完整性分析，對提高系統的抗干擾能力、可靠性有很大的幫助。在本設計中采用的仿真工具是Mentor公司Hyperlynx GHz，Hspice仿真模型由器件的生產廠家提供。

仿真的過程主要包括前仿真和后仿真，以下敘述兩種仿真的具體內容。

3.1 前仿真的實現

前仿真是在進行電路布線之前進行的仿真，也即是功能仿真。前仿真的主要目的有兩個：驗證原理設計的正確性，為電路布線提供設計參數。所以在這個仿真過程中只需要進行一些基本參數的設置，通過調整參數對比仿真的結果，在前仿真時不需要將PCB的全部信息導入。

3.1.1 阻抗控制

PCI Express規范對信號線的特征阻抗要求為：差分阻抗100Ω，單端阻抗50Ω，特征阻抗的誤差范圍為±10%。特征阻抗主要由線寬、線間距、銅皮厚度、介質層厚度、介質材料等因素決定。特征阻抗的計算界面如圖3所示，經計算，特征阻抗為94.5Ω，滿足要求。

在高頻電路中，損耗是一個需要重點考慮的因素。在設計中需要采取控制線長、選擇介質等手段加以控制。根據在模塊上可能出現的最壞情況設置參數：表層走線寬度0.1778mm，走線間距0.1524mm，走線厚度0.1016mm，走線長度為762mm的情況下得到結果如圖4所示，進行仿真得到驅動端的眼圖符合要求。

3.2 后仿真的實現

后仿真主要是在PCB繪制完成后，在前仿真的基礎上將PCB相關的數據導入后再進行的仿真。在將PCB參數導入后進行仿真，結果如圖5所示。信號幅度滿足要求，在接收器可以識別的范圍之內。

根據仿真的結果，得到如下結論：

(1)制板時，要求PCB廠家將差分阻抗控制在100Ω；
     (2)PCI Express總線要按照差分線方式走線，差分對間距保持一致；
     (3)PCI Express總線差分對之間的間距保持在0.762mm以上(有空間盡量大)；并且和其它類型信號線的間距盡量保持在0.762mm以上(有空間盡量大)。
     (4)時鐘線一定要走成差分線，保持與其它信號線間距大于0.762mm。

4 結束語

本文詳細介紹了作戰系統時間統一同步的可靠性設計，從EMC設計、高速電路PCB設計、FPGA邏輯編程設計等幾個方面介紹了時統接收處理模塊的抗干擾設計及其實現方法，并用仿真技術進行仿真，從而將時統系統可能受到的干擾減到最低，提高了整個作戰系統的可靠性。文中的時統模塊已經應用于實際的作戰系統中，效果良好。