摘 要： 介紹了用于STM-1/STM-4模式下段開銷處理的專用集成電路的設(shè)計。重點(diǎn)分析了設(shè)計方面的難點(diǎn)并給出了相應(yīng)的解決方案。根據(jù)該方案設(shè)計的專用集成電路已通過了FPGA驗(yàn)證。實(shí)驗(yàn)證明所設(shè)計的電路穩(wěn)定可靠。該集成電路在實(shí)際應(yīng)用中具有重要的使用價值。
關(guān)鍵詞： SDH? 開銷? ASIC? FPGA
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SDH系統(tǒng)可同時兼容PDH系統(tǒng)，但SDH系統(tǒng)的硬件設(shè)計復(fù)雜且龐大，因此有必要進(jìn)行系統(tǒng)的集成化設(shè)計，提高系統(tǒng)的集成度和可靠性，以利于產(chǎn)品的市場競爭。本文以SDH的兩種通信模式(STM-1/STM-4)為研究對象，對其在通訊領(lǐng)域中的開銷處理部分電路，采用先進(jìn)的EDA軟件進(jìn)行設(shè)計，并使用FPGA芯片進(jìn)行物理驗(yàn)證，取得了良好的實(shí)驗(yàn)結(jié)果。該專用集成電路(ASIC)在實(shí)際應(yīng)用中具有重要的使用價值。
1 SDH開銷處理ASIC電路
該ASIC電路主要用來完成SDH(STM-1/STM-4)信號的接收和發(fā)送的段開銷處理功能。電路分為兩大模塊：開銷接收處理模塊和開銷發(fā)送處理模塊。圖1為STM-1模式的幀結(jié)構(gòu)圖。
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1.1 開銷接收處理模塊
電路工作在STM-1模式時，主要完成從STM-1的信號中提取相應(yīng)的開銷字節(jié)(A1、A2、C1、B1、E1、F1、D1～D12、B2、K1～K2、Z1～Z2、E2)進(jìn)行處理、校驗(yàn)、發(fā)送等操作。其電路工作原理框圖如圖2所示。來自STM-1的并行輸入信號，通過同步時鐘和幀頭將各開銷字節(jié)從相應(yīng)的幀結(jié)構(gòu)位置上接收下來(各開銷字節(jié)在幀結(jié)構(gòu)中的位置見圖1)。時鐘產(chǎn)生器1產(chǎn)生接收開銷字節(jié)所需的各種時鐘和解復(fù)用等時鐘信號，時鐘產(chǎn)生器2產(chǎn)生開銷字節(jié)輸出用的低速時鐘信號。系統(tǒng)工作在STM-4模式時，電路工作原理基本相同。此時，輸入信號來自STM-4，輸入系統(tǒng)時鐘為STM-1的4倍。
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1.2 開銷發(fā)送處理模塊
主要完成STM-1開銷字節(jié)(A1、A2、C1、B1、E1、F1、D1～D12、B2、K1～K2、Z1～Z2、E2)的插入、幀信號復(fù)用、發(fā)送等操作。其電路工作原理框圖如圖3所示。輸入信號為在各種參數(shù)定義下產(chǎn)生的插入的開銷字節(jié)。通過同步時鐘和幀頭將各字節(jié)插入到相應(yīng)的幀結(jié)構(gòu)位置中去，完成開銷字節(jié)插入處理操作。時鐘產(chǎn)生器1產(chǎn)生開銷字節(jié)插入所需的各種時鐘信號，時鐘產(chǎn)生器2產(chǎn)生高速復(fù)用時鐘和發(fā)送時鐘。當(dāng)電路工作在STM-1模式時，第一路STM-1信號經(jīng)開銷字節(jié)插入后(經(jīng)過復(fù)用旁路)進(jìn)行擾碼，最后形成輸出信號。當(dāng)電路工作在STM-4模式時，四路STM-1信號經(jīng)開銷字節(jié)插入后進(jìn)行復(fù)用，最后形成STM-4信號經(jīng)擾碼后輸出。
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同時，電路也可根據(jù)控制狀態(tài)寄存器的要求，將接收到STM-1/STM-4信號經(jīng)開銷字節(jié)處理后，直接轉(zhuǎn)換到發(fā)送開銷字節(jié)插入電路。并根據(jù)各控制狀態(tài)寄存器的要求完成開銷字節(jié)的插入，然后經(jīng)復(fù)用電路后直接發(fā)送到后續(xù)電路。從而完成電路的自環(huán)工作控制。
2 設(shè)計難點(diǎn)和相應(yīng)解決方案
STM-1/STM-4模式工作頻率為19.44MHz/77.76MHz。當(dāng)電路工作在STM-4模式時，由于高速工作，內(nèi)部電路要求滿足77.76MHz工作頻率，所以設(shè)計該ASIC電路時必須在某些方面做特殊考慮。
電路中含有很多計數(shù)器，用來完成開銷字節(jié)的提取和插入，但通常使用的加1計數(shù)器由串行進(jìn)位加法器構(gòu)成，無法滿足高速計數(shù)的要求，因而需要進(jìn)行特殊設(shè)計來滿足計數(shù)器和高速工作的要求。我們設(shè)計了可在高速狀態(tài)下工作的計數(shù)器，從而達(dá)到了設(shè)計要求。
在插入開銷字節(jié)時，要受各種狀態(tài)的控制，當(dāng)在STM-4工作狀態(tài)時，將受控的各值經(jīng)過計算后插入到幀結(jié)構(gòu)中去將會出現(xiàn)時間響應(yīng)來不及的問題。為了解決這一問題，我們在方案設(shè)計時將開銷字節(jié)的插入放在復(fù)用前進(jìn)行，四路輸入信號先進(jìn)行開銷字節(jié)插入，然后再進(jìn)行復(fù)用。這樣就解決了對STM-4信號的開銷插入時間響應(yīng)來不及的問題。雖然這樣處理會增大電路的規(guī)模，但從電路可靠性來講是值得的。
在STM-4模式下，由于內(nèi)部高速工作，功耗問題必然很嚴(yán)重。為了降低功耗，防止芯片過度發(fā)熱，需要在電路設(shè)計時，認(rèn)真考慮功耗問題。為此在電路設(shè)計時，首先要區(qū)別高低速電路，連續(xù)工作和間斷工作電路。當(dāng)電路工作在STM-1模式時，設(shè)計的電路可使得STM-4部分處于非工作狀態(tài)，反之亦然。當(dāng)電路含有多路選擇時，可使得被選擇支路處于工作狀態(tài)，而未被選擇支路處于非工作狀態(tài)，從而降低功耗。
因電路高速工作，使用FPGA芯片進(jìn)行電路驗(yàn)證時，應(yīng)考慮電路的規(guī)模不能太大，盡量在一塊FPGA芯片上完成全部設(shè)計。
3 SDH開銷處理ASIC電路的設(shè)計實(shí)現(xiàn)
本電路選用XILINX公司最新推出的FPGA(VIRTEX系列)：XCV300-6HQ240C器件進(jìn)行設(shè)計。該器件采用先進(jìn)的0.25μm工藝制成，具有速度快、可構(gòu)造邏輯陣列大等多項(xiàng)優(yōu)點(diǎn)，因此能夠滿足本電路的高速度和大規(guī)模的特殊要求。同時它還具有相配套的EDA工具軟件(Xilinx Foundation F1.5)。該軟件能夠采用電路圖方法、狀態(tài)圖方法、硬件描述語言(Hardware Description Language)方法進(jìn)行設(shè)計輸入，進(jìn)而完成設(shè)計綜合、功能仿真、布局布線、后仿真和產(chǎn)生構(gòu)造位流文件等多項(xiàng)功能。
硬件描述語言(HDL)具有電路設(shè)計速度快、效率高、可移植性強(qiáng)、易于更改和更新等諸多優(yōu)點(diǎn)，因而逐步取代了傳統(tǒng)的設(shè)計方法，成為最新的第三代硬件設(shè)計方法。所以我們選用Verilog HDL進(jìn)行本電路的設(shè)計。
本電路在FPGA上的實(shí)現(xiàn)結(jié)果如下：
相當(dāng)于等效門數(shù)目：????????75000門
占用CLB的數(shù)目：???????????1400個(91%)
占用觸發(fā)器的數(shù)目：????????6000個(86%)
占用I/O管腳的數(shù)目： 162個 (97%)
4 結(jié)論
使用FPGA器件進(jìn)行電路的設(shè)計，經(jīng)過功能仿真和后仿真，其仿真結(jié)果完全符合電路的設(shè)計要求，證明整個電路設(shè)計正確。我們將該ASIC電路應(yīng)用到實(shí)際的SDH系統(tǒng)中進(jìn)行應(yīng)用測試，測試結(jié)果完全滿足實(shí)際應(yīng)用要求。當(dāng)電路工作在STM-4模式時，該電路能夠在77.76MHz的高速下正常進(jìn)行各種開銷的接收處理和開銷的插入處理操作以及其他電路的正確功能操作。在實(shí)際工作時，其芯片表面溫度沒有明顯的過熱現(xiàn)象，說明器件功耗屬于正常范圍值。該電路經(jīng)過FPGA實(shí)際應(yīng)用驗(yàn)證正確后，再經(jīng)過適量的IC轉(zhuǎn)化就可直接進(jìn)行IC的加工。
在實(shí)際驗(yàn)證中，電路設(shè)計經(jīng)過功能仿真和后仿真驗(yàn)證通過后，在進(jìn)行FPGA實(shí)際測試時，有時會出現(xiàn)實(shí)際結(jié)果與后仿真結(jié)果之間有差異。若重新進(jìn)行電路布局布線的調(diào)整(在不改變電路設(shè)計的條件下)，即可得到正確的結(jié)果。
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參考文獻(xiàn)
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