本文提出了一種基于SoPC的FPGA在線測試方法，是對現有FPGA在線測試方法的一種有效的補充。
　　1 在線測試數據操作流程
　　基于SoPC的FPGA在線測試方法的數據操作流程如圖1所示。如果用戶需要采集FPGA的測試數據并且上傳至PC機，則用戶首先要將被測試數據寫入DMA讀從外設，然后系統自動啟動DMA控制器，將數據送入Nios II的數據存儲器。再由JTAG UART控制器經JTAG接口上傳至Nios II IDE(NiosⅡIntegrated Development Environment，Nios II開發環境)，Nios II IDE將接收到的數據寫入測量數據存儲文件，從而完成了FPGA測試數據的上傳。如果用戶需要將PC機中的激勵數據文件下載至FPGA，則系統首先在Nios II IDE中通過Host-Based File System讀出激勵文件數據，然后由JTAG接口經JTAG UART控制器下載至Nios II處理器的數據存儲器，Nios II發起DMA寫傳輸把數據從數據存儲器搬運至DMA寫從外設并寫入FPGA片上FIFO，從而完成了激勵數據的下載。
　　

　　2 SoPC平臺架構
　　SoPC系統部件組成見圖2，系統包括Nios II處理器、On-Chip RAM、JTAG UART、EPCS控制器，SYSID、定時器、DMA讀控制器dma_0、DMA寫控制器dam_1，以及自定義DMA讀從外設fifo_control與自定義DMA寫從外設ext_rdfifo_controller。NiosⅡ的復位地址為EPCS控制器，異常地址為On_ChipRAM。DMA讀控制器的讀主端口連接至自定義DMA讀從外設，寫主端口連接至On-Chip RAM，DMA寫控制器的讀主端口連接至On-Chip RAM，寫主端口連接至自定義DMA寫從外設。系統的JTAG UART主要實現JTAG接口的控制，使FPGA能夠通過JTAG接口與PC機進行通信。
　　3 DMA讀、寫從外設的設計
　　測試數據在DMA控制器讀數據之前是存儲在片上FIFO的，而激勵數據是通過DMA控制器寫入片上FIFO的。然而DMA控制器數據讀、寫主端口采用的是Avalon存儲器映射接口(Avalon Memory Mapped Interface，Avalon-MM接口)，不能直接對FIFO進行操作，Altera公司也沒有提供相應的控制器核，需要用戶自己開發DMA讀從外設用于控制FIFO把測試數據傳送給DMA控制器，以及DMA寫從外設用于控制FIFO接收DMA控制器的激勵數據。本文開發的DMA讀從外設模塊結構框圖如圖3所示。
　　

　　DMA讀從外設包括了3個端口，即控制從端口、DMA從端口以及FIFO寫端口。DMA讀從外設的控制從端口包括3個寄存器，分別是狀態寄存器status、控制寄存器control、FIFO已使用字數寄存器usedw。NiosⅡ通過讀/寫這些寄存器獲取此外設的狀態以及實現對此外設的控制。另外，控制端口還包含了中斷接口用于此外設向NiosⅡ發起中斷請求。DMA讀從外設產生中斷請求有2種情況：一是內部FIFO寫滿;二是收到外部測試數據的包結束信號。此時，即使FIFO未寫滿，DMA讀從外設也會發起中斷請求，從而實現采集的測試數據的立即傳輸。DMA從端口采用帶流控制信號的AvalonMM總線，用于實現DMA控制器的測試數據讀操作;管道接口是測試數據寫入此外設的FIFO接口，包括數據總線、寫有效信號和一些狀態信號(如FIFO寫滿信號等)。DMA寫從外設的結構與DMA讀從外設類似，只是沒有中斷請求信號，這里不再詳述。

4 數據傳輸的NiosⅡ控制
　　4.1 DMA控制器的操作
　　Altera公司為DMA控制器提供了硬件抽象層(HAL)接口函數，使用這些函數編程需要注意的地方主要有2點：一是要考慮到Cache數據的一致性問題，在調用發送/接收函數之前需要調用相關函數清除數據Cache中的內容;另外一個需要注意的地方是DMA控制器的alt_dma_txchan _send()函數以及alt_dma_rxchan_prepare()函數的第3個參數表示的是請求DMA控制器發送/接收的字節數，而不是字或者雙字、四字數。
　　4.2 Host-Base File System
　　Altera公司提供的Host-Base File System組件可以使正在目標板上執行的程序讀/寫存儲在主機上的文件，文件的數據是NiosⅡIDE通過Altera下載線纜與目標板進行數據交互的。目標板上的程序可以使用ANSIC標準庫函數如fopen、fread等函數來進行文件的操作，用戶使用Host-Base File System前必須先在NtosII IDE工程中添加這個軟件組件，而且只能運行在Debug模式下。另外，對于上傳至PC的測試數據，也可以使用設置標準輸入/輸出信息存放于主機上的某個文件(在NiosⅡIDE/Run/Run…/Common下指定)而繞開Host-BaseFile System，但是對于主機文件數據下載給目標板的情況，對文件的操作必須添加這個組件。
　　4.3 測試數據讀、寫控制
　　當需要采集測試數據時，首先在FPGA內部用硬件語言編寫模塊把測試數據存入DMA讀從外設的FIFO，然后DMA讀從外設產生中斷請求，NiosⅡ接到中斷請求后，首先查看中斷產生的原因是FIFO寫滿還是數據包結束。若中斷原因是數據包結束，則NiosⅡ讀DMA讀從外設的usedw寄存器獲取FIFO已使用字數，并把這個值作為DMA控制器的傳輸長度發起DMA傳輸;若是FIFO寫滿，則發起固定長度(如FIFO深度)的DMA讀傳輸，DMA傳輸完畢后用ANSIC標準函數fwrite()把數據寫入PC機的數據文件。
　　對于存儲在PC機上的數據激勵文件，NiosⅡIDE首先通過ANSIC標準函數fread()讀入NiosⅡ的數據存儲器，在查詢DMA寫從外設中FIFO未滿時，把數據寫入外部的FIFO，完成數據激勵文件的傳輸。
　　5 系統驗證
　　5.1 系統測試條件
　　本次測試中FPGA芯片為Altera公司的CycloneIII EP3C120F484C8，系統時鐘為50 MHz，使用的JTAG傳輸線纜為USB Blaster，NiosⅡ為經濟模式，自定義DMA讀、寫外設內部FIFO均為2 K×16 b，NiosⅡ數據存儲器On-Chip RAM大小為60 KB，使用Host-Base File System組件，在NiosⅡ工程屬性中選中“Reduced device drivers”，經過NiosⅡIDE編譯后代碼占用程序存儲空間為50 KB。
　　5.2 測試數據傳輸測試
　　在FPGlA目標系統測試數據上傳至PC的測試中，在FPGA內部用verilog語言編寫了一個數據源模塊，數據源輸出為2～8 000的計數值，數據寬度為16位，在數據8 000輸出時，數據包結束信號有效，這樣既可以驗證FIFO滿中斷的情況又可以驗證數據包結束中斷的情況。測試數據源首、尾部的SignalTapⅡ測試波形如圖4所示。在NiosⅡIDE，通過把pritnf()函數輸出的調試信息自動存放到一個文本文件中，刪去首、尾的調試信息即得到有效數據文件。文本文件數據結果如圖5所示，其中數字后面的小黑塊代表換行符，從結果看，此方法實現了測試數據的正確上傳(注：由于測試數據太長，文中只給出數據的首部和尾部的截圖)。
　　

　　5.3 激勵數據傳輸測試
　　在激勵數據傳輸測試時激勵數據為存儲于PC機上的計數值為1～2048二進制流文件，數據寬度為16位，通過加入Host-Base File System組件調用fopen()與fread()函數完成數據的讀出，當查詢DMA寫從設備未滿時發起DMA傳輸，圖6是外部邏輯讀DMA寫從設備中FIFO的Signal Tap II測試波形圖。從圖中的結果看，數據讀出為1～2 048，實現了激勵數據的正確下載。
　　

　　6 結語
　　本文提出了一種基于SoPC的FPGA在線測試方法，這種在線測試方法可以把存儲在FPGA片上FIFO的測試數據通過JTAG接口上傳至PC機并寫入文件，也可以把存儲在PC機上的激勵文件通過JTAG接口下載到FPGA的片上FIFO。相比Altera已有的在線測試方法，此方法采用DMA操作，具有較高的數據吞吐量;采用NiosⅡ控制測試/激勵數據的傳輸，無需手動操作;采集過程的控制由C語言編寫，簡單易用;使用PC機上的激勵文件或者把測試數據存儲為PC機上的文件，可以使用其它分析工具(如Matlab)產生激勵文件或者對測試數據文件進行分析;另外，此方法對測試數據的采樣深度沒有限制。因此，這種在線測試方法具有廣泛的應用前景。