文獻(xiàn)標(biāo)識碼： A
文章編號： 0258-7998(2013)07-0087-02
傳統(tǒng)伽馬能譜測量系統(tǒng)由探測器、前置放大器、主放電路、脈沖甄別電路、峰值保持電路、ADC采樣和微處理器等組成。由于這類模擬多道能譜儀主要采用模擬電路實現(xiàn)，因此系統(tǒng)開發(fā)周期長，抗干擾能力弱，受溫度影響大，系統(tǒng)靈活性較差，無法解決脈沖堆積、脈沖計數(shù)率較低、A/D轉(zhuǎn)換存在死時間等問題[1]。而數(shù)字伽馬能譜測量系統(tǒng)主要由探測器、前置放大器、主放電路、高速ADC采樣電路、FPGA控制部分組成。由于采用高速ADC進(jìn)行脈沖采樣，因此電路不存在死時間，并且能保證在每個有效脈沖寬度內(nèi)有上百個采樣點(diǎn)[2-3]。同時由于采用FPGA作為主控芯片，可以在控制ADC進(jìn)行高速采集的過程中同步實現(xiàn)數(shù)據(jù)緩存、脈沖濾波、脈沖成形、幅值分析、能譜計數(shù)等功能[4]。系統(tǒng)處理速度快，實時性強(qiáng)，靈活性強(qiáng)，穩(wěn)定性強(qiáng)，抗干擾能力強(qiáng)，受環(huán)境影響較弱，并且系統(tǒng)升級非常方便。
1 數(shù)字成形電路設(shè)計
1.1 ADC電路設(shè)計
本設(shè)計選擇ADI公司的AD9240，這是一款高精度高速低功耗ADC，采樣率為10 MS/s，分辨率為14 bit，采用單電源+5 V供電，最高功耗為285 mW。
ADC驅(qū)動電路如圖1所示，0~5 V的輸入信號通過由運(yùn)放U1組成的阻抗匹配電路輸入到ADC的正向輸入管腳，運(yùn)放U1采用單電源供電。ADC的差分負(fù)向輸入管腳通過電阻RS接入?yún)⒖茧妷狠敵龉苣_。參考電壓選擇管腳接地，即選擇芯片內(nèi)部參考電壓。
本文中的FPGA采用Altera公司的EP3C25Q24芯片，此芯片邏輯塊總數(shù)為24 624個,內(nèi)部存儲區(qū)空間為608 256 bit，I/O口為149個，內(nèi)含132個9位乘法器和4個鎖相環(huán)（PLL），內(nèi)核采用1.2 V供電。
本系統(tǒng)采用Altera公司推出的QuartusII軟件，利用VerilogHDL語言完成設(shè)計。通過邏輯框圖的形式實現(xiàn)內(nèi)部各子模塊間的電氣連接，
由于FPGA無法進(jìn)行大規(guī)模數(shù)學(xué)運(yùn)算，因此，在本文中采用算法相對簡單、乘除法運(yùn)算次數(shù)相對較少的遞歸法進(jìn)行數(shù)字脈沖處理。
設(shè)計過程中，首先通過FPGA與高速ADC實現(xiàn)示波器的功能，即實現(xiàn)原始脈沖信號的在線采集,如圖3所示，并保存到數(shù)據(jù)文件。然后對采集到的脈沖數(shù)據(jù)進(jìn)行MATLAB仿真處理，得到圖4所示的結(jié)果。
由圖4可以看出，該梯形成形算法除了能進(jìn)行脈沖成形外，還具有低通濾波和對脈沖信號判棄的功能。在本文中將PC機(jī)中的脈沖數(shù)據(jù)文件導(dǎo)入到FPGA創(chuàng)建的RAM里面，并通過梯形成形模塊對原始脈沖進(jìn)行成形濾波處理如圖5。
圖6所示為幅值分析模塊，實現(xiàn)梯形成形算法后對脈沖峰值的提取和對非脈沖峰值的判棄。同時幅值分析模塊還實現(xiàn)輸出雙口RAM調(diào)度時鐘的功能。
2 電路測試
利用本電路分別配合NaI探測器，測137Cs+241Am源，獲得了譜線圖，并通過測試窗口顯示出來，如圖7所示。
本文針對γ射線測量領(lǐng)域中的高速數(shù)字化能譜測量系統(tǒng)，以FPGA作為主控芯片，采用高速ADC進(jìn)行實時采樣，實現(xiàn)核信號的高速采集與分析處理。選擇數(shù)字梯形成形濾波算法，既能實現(xiàn)脈沖抗堆積，又能實現(xiàn)數(shù)字濾波等功能。本文設(shè)計過程中查閱大量中英文資料，進(jìn)行過多次軟件仿真與系統(tǒng)測試，最終得到了較理想的效果。
參考文獻(xiàn)
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