賽靈思的 Vivado HLS 工具有助于降低無線去程網(wǎng)絡基礎設施不斷攀升的成本。
無線網(wǎng)絡運營商面臨的巨大挑戰(zhàn)在于維持盈虧底線的同時要增大
網(wǎng)絡的容量和密度。針對無線接口的壓縮方案可減少所需的去程網(wǎng)絡基礎設施投資，有助于應對這種挑戰(zhàn)。
我們使用 Vivado ?Design Suite 的高層次綜合 (HLS) 工具來評估針對 E-UTRA I/Q 數(shù)據(jù)的開放無線電設備接口 (ORI) 標準壓縮方案，以估計其對信號保真度的影響、造成的時延及其實現(xiàn)成本。我們發(fā)現(xiàn)賽靈思的 Vivado HLS 平臺能夠高效評估和實現(xiàn)所選壓縮算法。
無線帶寬壓力
無線帶寬需求的不斷增加催生了對新的網(wǎng)絡功能的需求，例如更高階的 MIMO（多輸入多輸出）配置和載波聚合。這樣導致網(wǎng)絡日趨復雜，從而要求運營商做出架構調(diào)整，例如進行基帶處理集中化以優(yōu)化網(wǎng)絡資源的使用。 在降低基帶處理成本的同時，基帶處理資源的共享會增加去程網(wǎng)絡的復雜性。
這些去程網(wǎng)絡負責在基帶單元 (BBU) 與遠程射頻單元 (RRH) 之間傳輸天線載波調(diào)制信號，在光纖上使用通用公共無線接口 (CPRI) 協(xié)議是這種網(wǎng)絡最常見的實現(xiàn)途徑。CPRI 協(xié)議需要恒定的比特率，并且經(jīng)過多年的發(fā)展，該協(xié)議規(guī)范已提高了最大數(shù)據(jù)速率以滿足不斷增長的帶寬需求。網(wǎng)絡運營商正在尋求合適的技術以便能夠在顯著提高數(shù)據(jù)速率的同時不增加所使用的光纖數(shù)量，從而維持蜂窩基站當前資本支出與運營支出不變。
為提供長期解決方案，網(wǎng)絡運營商正在研究可選的網(wǎng)絡布局，包括重新設計基帶處理與射頻單元之間的接口結構以減少去程帶寬。 然而，重新布局網(wǎng)絡功能可能導致其更難以滿足一些無線接口規(guī)范的嚴格性能要求。
減少帶寬的另一種方法是針對接近或超過可用吞吐量的無線接口實現(xiàn)壓縮/解壓縮 (codec) 方案。可實現(xiàn)的壓縮率取決于具體的無線信號特性，例如噪聲等級、動態(tài)范圍以及過采樣率等。
讓我們仔細研究一下針對 E-UTRA IQ 數(shù)據(jù)的 ORI 標準壓縮方案——傳輸調(diào)制符號的真實和虛擬組件。圖 1 的簡化應用實例說明了 CPRI IQ 輸入和輸出接口中壓縮和解壓縮模塊的位置
在濾波器設計過程中對特定的通道特性進行探索，以最大程度減少因下面下采樣和上采樣引起的信號丟失。
IQ 壓縮算法
ORI 標準是在 CPRI 規(guī)范的基礎上進行了完善和改進，旨在支持開放 BBU/RRH 接口。在最新版本中，ORI 為 10、15 或 20 MHz 的通道帶寬指定了有損時域 E-UTRA 數(shù)據(jù)壓縮技術。將固定 3/4 速率重采樣與 15 位 IQ 樣本的非線性量化相結合，可將帶寬要求降低 50%，例如，有助于通過單條 9.8 Gbps CPRI 鏈路，實現(xiàn)覆蓋兩個分區(qū)的 8 x 8 MIMO 配置。
重采樣階段涉及到對輸入 I 和 Q 數(shù)據(jù)流進行內(nèi)插操作，使內(nèi)插數(shù)據(jù)通過低通濾波器，并對輸出數(shù)據(jù)流進行抽取操作。在濾波器設計過程中對特定的通道特性進行探索,以最大程度減少因下采樣和上采樣階段引起的信號丟失。例如，以 30.72 MHz 速率采樣的 20 MHz E-UTRA 下行鏈路通道可輸出 18.015 MHz 的 OFDMA 有效帶寬，這意味著在 3/4 采樣率下可實現(xiàn)理想的無損低通濾波器響應。
非線性量化 (NLQ) 過程將正態(tài)分布的 15 位基帶 IQ 樣本轉(zhuǎn)化為 10 位量化值。NLQ 使用具有指定標準偏差的累積分布函數(shù) (CDF) 來描述精細粒度下出現(xiàn)頻率比較高（而非出現(xiàn)頻率比較低）的振幅，以將量化誤差減至最小。如圖 2b 中的結果所示，量化后數(shù)值群組對減小后數(shù)值范圍的填充比例明顯高于圖 2a 所示的輸入數(shù)值群組，因此，與其他線性量化方案相比，量化后數(shù)值群組可將量化誤差減至最小。通常，I 與 Q 樣本實現(xiàn)在查找表中，它們利用其對應的分布函數(shù)單獨進行量化。我們將 ORI IQ 壓縮性能與 ITU-T Recommendation G.711 指定的 Mu-Law 壓縮算法實現(xiàn)方案進行對比。同屬于非線性量化技術，Mu-Law 利用對數(shù)函數(shù)在可用數(shù)值范圍內(nèi)對量化值進行重新分布。不同于考慮輸入樣本統(tǒng)計分布的 CDF 量化法，通過 Mu-Law 量化的輸出與對應輸入樣本值和指定壓縮值成函數(shù)關系。
為了比較 50% 的等效壓縮比，我們考慮 16 位至 8 位 Mu-Law 編碼器。由于不需要重采樣，因此從時延和實現(xiàn)資源成本方面考慮，Mu-Law 壓縮是一款低成本解決方案，能夠在設計復雜性與可實現(xiàn)的重建信號保真度之間進行權衡。
向上擴展編解碼架構
對于原型配置，我們計劃將壓縮算法向上擴展，以充分利用 9.8304 Gbps CPRI 鏈路（線路比特率選項 7）。ORI 壓縮 E-UTRA 樣本規(guī)范允許我們通過單個 9.8G CPRI 鏈路傳輸 16 條壓縮 IQ 通道（32 條 I 與 Q 通道單獨壓縮）。目標吞吐量為每個 CPRI 時鐘輸出三個壓縮樣本，這已足夠完全打包 32 位賽靈思 LogiCORE? IP CPRI IQ 接口，提供所需的 737.28 Msps 的壓縮 IP 輸出。
以單個時鐘域為目標，我們需要構建重采樣濾波器以滿足每個時鐘周期三個樣本的輸出速率。用 0 的補碼對輸入樣本流進行內(nèi)插計算允許我們忽略無用的輸入樣本。輸出流變?yōu)樽訛V波器內(nèi)插速率的函數(shù)，每個子濾波器都使用 FIR 系數(shù)子集（系數(shù) / 插值速率的總數(shù)）。共四個并行濾波器，每個都在一個通道子集上運行，使得整體吞吐量相當于每個時鐘周期要求 3 個壓縮樣本。除高吞吐量以外，所建議的架構還能縮短重采樣時延，因為每個子濾波器中僅使用一小部分系數(shù)。
對于壓縮路徑，我們使用累積分布函數(shù) (CDF) 計算 NLQ 量化表。假設 IQ 分布是對稱的，我們將 NLQ 查找表的大小縮減至 214 條 9 位量化值。由于我們的設計需要每時鐘周期三個并行查找表，因此我們利用相同量化值實現(xiàn)三個并行查找表。可以使用預期或觀察的標準偏差值為 I 和 Q 樣本單獨計算量化等級。 或者，以實際的信號級測量值或更高層次的網(wǎng)絡參數(shù)為依據(jù)，單獨量化通道子集。解壓縮時，我們使用分位函數(shù)（逆向 CDF）來計算逆向 NLQ 表。表的大小被限定在 29 個 14 位數(shù)值。
我們使用由 MATLAB? LTE 系統(tǒng)工具箱生成的 20 MHz LTE E-UTRA FDD 通道激勵來測試已實現(xiàn)的編解碼算法。然后，我們使用 Keysight VSA 來解調(diào)捕捉到的 IQ 數(shù)據(jù)，并通過測量輸出波形誤差矢量幅度 (EVM) 以量化壓縮和解壓縮階段引起的信號失真。我們將已公布的輸出 EVM 測量值（體現(xiàn)理想信號與測量信號的差異）與參考輸入信號 EVM 進行比較。
高級建模與實現(xiàn)流程
我們使用GNU Octave 語言，并利用其信號處理和統(tǒng)計程序包開發(fā)單通道壓縮及解壓縮模型，啟動實現(xiàn)過程。除提供有用的驗證參考數(shù)據(jù)點以外，模型輸出還生成了一組 FIR 濾波器系數(shù)和量化表。Vivado HLS 工具從高級數(shù)學模型中提供明顯的傳輸路徑，從潛在的硬件性能和成本方面評估提議的架構。我們建立了 C++ 測試臺，以利用壓縮和解壓縮函數(shù)對輸入數(shù)據(jù)流進行運算。由于我們會將這些函數(shù)置于 CPRI 鏈路的相對端，因此便單獨對其進行綜合。利用 HLS 流及簡單 C++ 循環(huán)管理下的交錯通道數(shù)據(jù)流，我們實現(xiàn)了所有內(nèi)、外部函數(shù)接口。
我們利用 Vivado HLS FIR IP 來開發(fā)重采樣濾波器的原型設計。為滿足設計的高吞吐量要求，我們實現(xiàn)并行單速率 FIR 濾波器，并采用基于循環(huán)的濾波器輸出抽取功能。
通過實現(xiàn)多相重采樣濾波器，可獲得更高效的資源節(jié)約型重采樣濾波器。多通道分級采樣速率轉(zhuǎn)換濾波器就是一種支持 ORI 重采樣速率的開箱即用型選擇；賽靈思應用指南 XAPP1236 “使用 Vivado 高層次綜合以實現(xiàn)多通道分級采樣速率轉(zhuǎn)換濾波器設計。”對該濾波器進行了介紹。
當驗證數(shù)據(jù)集較大時，快速 C 級仿真的優(yōu)勢就變得愈發(fā)明顯。對 IQ 壓縮算法進行評估時最能體現(xiàn)這一點，因為，至少需要有完整的無線電數(shù)據(jù)幀（307，200 個 IQ 樣本 / 通道），才能利用 VSA 工具進行 EVM 測量。我們發(fā)現(xiàn)，C 仿真與 C/RTL 協(xié)同仿真相比，仿真速度可提升兩個數(shù)量級；對于本壓縮 IP 測試而言，相比于協(xié)同仿真運行時間的 9 小時，C 仿真僅需 5 分鐘。
HLS 測試臺還具備另一個重要優(yōu)勢，即利用文件和 HLS 流可方便地使用輸入數(shù)據(jù)和捕捉輸出數(shù)據(jù)。結果是可提供一個接口以利用 VSA 工具進行數(shù)據(jù)分析，或者在 C++ 測試臺中直接與 Octave 模型輸出進行比較。
圖 3–IQ 編解碼架構所示為（僅下行鏈路中）編解碼器 IP 接口處的樣本處理速率
性能測量
Keysight VSA 測量結果顯示，具有 144 個 FIR 系數(shù)的編解碼器配置具備 0.29% 的平均 EVM。與 EVM RMS 為 0.18% 的初始輸入數(shù)據(jù)相比，因壓縮-解壓縮處理鏈而多出的 EVM 部分為 0.23%。相比之下，同等輸入數(shù)據(jù)集下 Mu-Law 壓縮算法實現(xiàn)的平均 EVM 為 1.07%。
根據(jù) Mu-Law 壓縮法所減少的時延和資源使用成本來看，當可以將整個 LTE 下行信號處理鏈的 8% EVM 預算中的 1% 分配給 IQ 壓縮時，Mu-Law 壓縮就會優(yōu)于 ORI IQ 壓縮方案。然而，任何附加信號失真都意味著要為剩余系統(tǒng)組件設定更嚴格的性能目標。數(shù)字前端器件及功率放大器等組件的成本增加可能會抵消潛在的 IQ 壓縮成本優(yōu)勢。
Vivado 高層次綜合依據(jù)啟動間距確認了所需吞吐量——頂層任務準備好接受新輸入數(shù)據(jù)之前的時鐘周期數(shù)量。同時，經(jīng)過我們的驗證，導出的 Vivado IP Integrator 內(nèi)核滿足目標 Kintex? UltraScale? 平臺的時序要求。
我們將研究范圍限定在少量的配置和輸入數(shù)據(jù)向量。然而，一旦系統(tǒng)模型和對應的 C 語言模型就位，即可在幾分鐘內(nèi)自定義、實現(xiàn)與評估備選配置。
設計備選方案
從設計工具角度來說，Vivado HLS 提供一個可行的硬件原型設計路徑。高級測試平臺很適合需要在多種
設計與驗證工具間傳輸數(shù)據(jù)流的設計框架。這種測試平臺的主要優(yōu)勢在于能夠?qū)τ布到y(tǒng)模型快速執(zhí)行 C 語言仿真。對于 IQ 壓縮及類似應用而言，仿真運行時涉及頻繁的高級參數(shù)或輸入數(shù)據(jù)集變化，使得快速反饋成為重要因素。
測量結果顯示，所建議的 ORI 壓縮方案可為 20 MHz E-UTRA 下行鏈路通道實現(xiàn)低于 0.25% 的信號失真。盡管壓縮性能取決于輸入通道特性，ORI 壓縮方案仍可選擇最佳的濾波器設計與量化器參數(shù)組合，以提供性能調(diào)節(jié)范圍。
我們原型設計針對所有 16 個天線載波數(shù)據(jù)流使用通用的靜態(tài)設計參數(shù)集。真實系統(tǒng)中，信號特性可以是事先知道的，或者是可以測量并用來調(diào)節(jié)設計的。或者，可通過重新配置量化表來動態(tài)調(diào)節(jié)壓縮性能，以維持所要求的最低信號保真度。
除壓縮性能外，還要考慮執(zhí)行壓縮和解壓縮所需的實現(xiàn)資源和附加時延引起的成本。重采樣濾波器尺寸與時延占總編解碼器成本的主體；更大的 EVM 容差應考慮到具有較少濾波器系數(shù)的設計。
考慮到產(chǎn)品上市時間因素，賽靈思創(chuàng)建了基于 ORI 的 IQ 編解碼器概念驗證。您可在賽靈思網(wǎng)站上了解有關該方案的更多信息，并請求訪問相關設計文件。歡迎訪問：http://china.xilinx. com/applications/wireless-communi- cations/wireless-connectivity.html，或者給無線業(yè)務市場營銷經(jīng)理 Perminder Tumber 發(fā)送郵件，郵箱地址： [email protected]。