文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2017.01.004
中文引用格式： 王德敬，趙元富，姚全斌，等. 2.5 GS/s高速DAC陶瓷封裝協同設計[J].電子技術應用，2017，43(1)：16-19.
英文引用格式： Wang Dejing，Zhao Yuanfu，Yao Quanbin，et al. Ceramic package co-design of 2.5 GS/s high speed DAC[J].Application of Electronic Technique，2017，43(1)：16-19.
0 引言
隨著集成電路向低電壓、大電流、高密度、高速度方向發展，工作電壓的降低使所容許的噪聲容限越來越小，集成密度的增加使得串擾越來越大，過高的工作頻率帶來反射、色散等傳輸線效應，信號失真、時序錯誤給信號傳輸帶來了很大的挑戰。集成電路封裝作為連接芯片與系統的橋梁，高速電路的封裝設計在很大程度上決定了電子系統的性能指標，封裝設計過程中的信號完整性分析已經成為系統設計中重要的研究內容。
一個完整的高速系統設計涵蓋了芯片設計、封裝設計和PCB設計。隨著信號頻率的提高，系統越來越復雜，線性設計流程很難甚至難以達到系統性能的設計要求，同時芯片、封裝、PCB都不能孤立存在，它們是相互作用、相互影響的。芯片-封裝-PCB的協同設計能夠綜合考慮系統性能的要求，它在設計之初就要對系統的設計余量有一個通盤的考慮，發現整個設計過程中的設計瓶頸，合理分配設計余量，可以有效提高設計效率。本文旨在使用協同設計來實現軍用高可靠陶瓷封裝的設計以及系統性能的優化。針對采樣速率為2.5 GS/s的高速數模轉換器，完成了陶瓷外殼的封裝設計，并利用協同設計完成了對系統性能的優化設計。
1 設計實現
1.1 設計分析
封裝設計的目的是為芯片提供合適的封裝解決方案，需要對研發成本、開發時間以及封裝的性能進行嚴格的設計折中。而對于高速集成電路的封裝，由于互連傳輸結構具有了高頻傳輸線的特性，產品性能成為各種設計折中最主要的矛盾。協同設計方法能夠綜合考慮芯片、封裝及PCB之間的互相影響，可以減少設計過程的迭代，降低設計成本，縮短產品上市時間，有效解決產品性能與研發成本及產品上市時間之間的矛盾。本文中芯片引出端信息及相關要求如表1所示。
從本產品性能的角度分析，封裝設計要做到如下幾點：(1)阻抗匹配，盡量保證整個傳輸路徑的阻抗連續性，減小信號的反射；(2)由于輸入并行信號的要求，信號線要等長；(3)要對4個供電電源的分布進行設計，以保證電源供電的穩定性；(4)為了保證設計的一次成功性，需要使用協同設計和系統仿真進行設計的驗證與優化。
1.2 結構設計
封裝結構設計是進行集成電路陶瓷封裝設計的起點，芯片封裝形式的確認是一款產品封裝設計的第一步。如果用戶有具體的封裝要求，要先評估其合理性，然后確定封裝形式及封裝結構；如果沒有特定的封裝要求，要先根據芯片的I/O數目和關鍵信號的頻率以及電源、地的數目，進行封裝形式的選擇和評估。
按照產品需求，本產品封裝形式為FC-CBGA，根據芯片尺寸、外殼生產廠家的工藝規則、封裝工藝要求及相關外殼設計規范，確定該產品的互連結構示意圖如圖1所示。結合產品高可靠性的要求，采用某陶瓷外殼公司的氧化鋁陶瓷基板，基板尺寸為12×12 mm2，按照用戶要求，采用氣密性封裝，密封蓋板為可伐合金蓋板。
1.3 阻抗匹配及層疊設計
信號傳輸路徑的阻抗匹配是封裝設計中非常關鍵的一步，良好的阻抗匹配能夠有效地降低信號的反射，降低傳輸路徑的損耗，保證信號的可靠傳輸。封裝陶瓷基板中單端帶狀線和差分帶狀線的結構如圖2所示。這種結構可增強信號線的抗干擾能力，若信號線為干擾源，也可以降低該干擾源對其他信號的影響。為了滿足產品對阻抗匹配的要求，分別對單端阻抗和差分阻抗進行了設計，結合層疊結構和介質材料的電學參數，確定單端線的線寬為75 μm，差分線的線寬為65 μm，線間距為240 μm，氧化鋁介質層厚度為200 μm。
合理的疊層設計對于高速信號的可靠傳輸而言是至關重要的，它不僅有利于信號線布線，還可以非常有效地減少串擾及為信號提供返回路徑，而且能夠減小電源網絡的輸入阻抗及電源噪聲。另外，合理的封裝疊層設計能夠使電源、地平面的諧振頻率落在系統的工作頻率之外，同時能夠減少電磁輻射。本文通過信號和電源、地之間的協同規劃，得出了符合設計要求和信號完整性要求的疊層設計方案：整個陶瓷基板分為11層，Top層為倒裝焊焊盤，Bottom層為BGA焊盤，另外有4個信號層，信號層都被參考平面層包圍，具體的疊層分布情況如圖3所示。
2 測試分析與驗證優化
使用傳統的測試方法來得到封裝的電氣特性，耗費時間和成本，如果運用軟件快速的評估封裝的電性能，將大大提高封裝在高速應用領域的可靠性。本文使用Sigrity進行陶瓷外殼的電學性能分析，并通過芯片-封裝-PCB的協同設計與仿真，完成了對整個系統傳輸性能和電源系統穩定性的提高。
2.1 封裝電性能分析
2.1.1 阻抗匹配驗證
為了評估本次設計中阻抗匹配的情況，使用矢量網絡分析儀對外殼中關鍵時鐘信號差分對和高速數字輸入信號差分對進行了差分阻抗和單端阻抗測試。圖4分別為時鐘信號差分對的單端阻抗和差分阻抗的測試結果。從圖4可以看出，單端阻抗在50 Ω±10%范圍，差分阻抗在100 Ω±10%范圍，滿足了產品對阻抗匹配的設計要求。
2.1.2 傳輸損耗分析
為了評估外殼中走線的傳輸性能，使用Sigrity對高速信號差分對進行了S參數提取，圖5為高速時鐘信號差分對的插入損耗的提取結果。可以看出在信號的最高頻率2.5 GHz以內，插入損耗保持在-0.8 dB以內，滿足了差分時鐘信號的傳輸要求。另外，由于陶瓷外殼多層電源/地平面的影響，相鄰層中的電源/地平面相當于一個諧振腔，其傳輸特性曲線在4.1 GHz處會出現了諧振現象，本設計通過對電源/地的設計將諧振頻點控制在信號的工作頻率之外。
2.1.3 電源性能分析
要評價電源分布系統的電性能，通常通過電源地網絡的環路電感和電容、寬帶短路阻抗進行評價。本文以最相鄰的地平面為參考平面，對每一個電源網絡進行環路電感和電容提取，結果如表2所示，可以看出電源網絡的環路電感都在1 nH以下，電源的供電穩定性得以保障。
另外，提取了4個電源網絡的寬帶短路阻抗曲線，如圖6所示，可以看到該封裝的第一諧振、第二諧振分別可能出現在1.95 GHz和2.67 GHz處，可以通過后期在PCB上加電容將諧振頻點調整到芯片的工作頻帶之外。
2.2 芯片、封裝、PCB的協同設計與優化
使用Sigrity對從芯片bump到PCB上信號輸入端的整個傳輸路徑進行傳輸特性分析，進行整個系統的協同設計與仿真。本設計在空間允許的情況下，通過改變PCB上走線拖布，有效地降低了信號的傳輸損耗，提升了整個傳輸路徑的傳輸性能。圖7所示為原設計和優化布線后的S參數結果。圖8所示為在PCB上添加去耦電容前后的目標阻抗變化情況。可以看出，通過添加去耦電容，有效地降低了供電系統VDD的電源地阻抗，提高了供電系統的穩定性。
3 結論
本文完成了一款高可靠14 bit 2.5 GS/s高速數模轉換器芯片的陶瓷外殼設計，介紹了電學設計的流程，阻抗測試結果表明外殼的阻抗匹配情況滿足了設計要求，同時外殼關鍵信號路徑的傳輸性能可以保證高速信號的可靠傳輸，以及關鍵傳輸路徑的傳輸性能；另外，通過芯片、封裝與PCB的協同仿真優化，有效地降低了整個系統傳輸路徑的損耗，提升了電源系統工作的穩定性。在以后的高速電路封裝與系統設計中，應充分利用協同設計來提升整個系統的性能。
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作者信息:
王德敬1，2，趙元富1，2，姚全斌1，2，曹玉生1，2，練濱浩1，2，胡培峰1，2
（1．北京時代民芯科技有限公司，北京100076；2.北京微電子技術研究所，北京100076）