隨著計算機全面進入納米時代，工程師們發現想要遵循摩爾定律變得越來越難了。
1965 年，Intel創始人戈登·摩爾提出了提出了“摩爾定律”，即集成電路上可容納的晶體管數量大約每隔 1-2 年便會增加一倍，性能也隨之翻倍。
五十多年來，摩爾定律一直有效，但目前業界的預測是，未來 10-15 年，在進行三次技術升級后，芯片制造工藝將達到 5 納米，這意味著單個晶體管柵極的長度將僅為10個原子大小。在此基礎上繼續突破幾乎是不可能的——從技術上講，你不可能造出單個原子大小的晶體管。
圖丨研究人員想象出的單原子晶體管概念圖
另外，因為考慮到生產成本，制造商們將不再有意愿繼續改進制程工藝，因為目前的芯片計算能力基本可以滿足需求。這一趨勢其實在模擬芯片市場早就出現了，很多模擬芯片廠商還在使用五年前的工藝來生產產品。
而且，像移動設備中使用的 WiFi 芯片，28納米的制程工藝已經足夠好了，完全沒必要花費大筆研發經費去升級到 10 納米 CMOS（互補金屬氧化物半導體）工藝。
正因為上述這些原因，讓近來關于摩爾定律即將失效的言論越來越盛行。使用了五十多年的硅基 CMOS 晶體管制造工藝，如果在未來無法找到可行的替代方案，我們或許真的會遭遇計算力瓶頸。
不過，好在科學界和產業界也都預計到了瓶頸期的臨近，也試圖尋找各種各樣的辦法，讓摩爾定律繼續有效。
這次，來自IBM的研究人員們找到了一種全新的芯片制造工藝，而且制造晶體管所使用的材料不再是硅，而是碳納米管！研究成果一經公布，《Science》雜志官網甚至發文表示：IBM的科學家基于碳納米管打造世界最小晶體管，難道“硅谷”終將變成“碳谷”？
圖丨“硅谷”終將變成“碳谷”？
文歸正題！來自 IBM 的研究人員剛剛公布了一種全新的晶體管制造方法：使用碳納米管來替代傳統的硅基 CMOS 工藝，題目為“Carbon nanotube transistors scaled to a 40-nanometer footprint”的研究報告也已發表于今天出版的《Science》雜志上。
其實，科學家們一直在對碳納米管晶體管進行持續的探索——這是一種直徑僅為 1 納米，或十億分之一米的管狀納米級石墨晶體。
但是，使用碳納米管來替代傳統硅基晶體管最大的難度在于，如果要達到理想的性能，碳納米管截面直徑要達到 100 納米左右，這比目前的硅晶體管要大得多。
圖丨碳納米管
為了減少這個數字，來自 IBM 托馬斯J.沃森研究中心的研究團隊使用了一種全新的技術來構建電流流入、流出的碳納米管觸點——使用鉬金屬來直接接駁碳納米管端部，從而減小了體積。
同時，他們還添加了鈷，使得這種連接在較低溫度下也能生效。原理非常簡單，由于熱脹冷縮，低溫能減小觸點間的間隙。
研究中還解決了一個重要問題，那就是如何在觸點間傳輸足夠的電流。研究人員通過在相鄰晶體管之間平行放置由數根碳納米管組成的納米線解決了該問題。
最終，整個晶體管的接腳面積被壓縮到了40平方納米。這個數字成為了“國際半導體技術發展路線圖”（International Technology Roadmap for Semiconductors, ITRS）近十年來的新標桿。
而且在隨后的測試表明，IBM研究團隊開發碳納米管晶體管比目前的硅晶體管速度更快、效率更高！
圖丨ITRS是由世界上五個主要的半導體制造國家和地區的相關協會所資助的組織，其最新研究報告指出，晶體管將在2021年開始停止繼續縮小。圖中藍色曲線為2013年的預測，紅色曲線為2015年最新預測。
晶體管能夠縮小到如此小的尺寸，要歸功于用碳納米管代替硅作為晶體管間的通道。碳納米管的厚度只有1納米，這樣的厚度在靜電場上有著顯著的優勢，可以讓器件的柵極長度降低到10納米，且不會造成短溝道效應給器件性能帶來的不利影響。
另外，納米管的另一個好處就是擁有更快的電子傳輸速度，這對于提升器件性能無疑是至關重要的。
此外，晶體管微型化的另一個關鍵在于采用“端點連接技術”。通常來講，晶體管中的金屬部分是沿著晶體管中主體半導體材料縱向粘接，導致粘接的部分很長。而IBM展示的這種端點連接技術可以使得晶體管的粘接部位長度大大縮小：從 300 納米縮小到僅 10 納米，而且不會增加電阻。
圖丨使用了碳納米管的器件模型
為了保證器件的可靠性，IBM的研究人員還對碳納米管中的金屬部件進行了熱穩定性和碳反應性測試。然后，還要保證端點在足夠低的溫度下仍然可以進行連接，以維持器件的幾何形狀。
然而，保證低溫狀態下的穩定連接也是一個難題，研究人員在反復試驗后發現，鈷鉬合金在碳納米管粘接上有著出乎意料的優勢：
一方面，鉬能保證合金的熱穩定性；另一方面，鈷則起到了在相對較低溫度下進行連接的催化劑作用。將兩種金屬的特征相結合，可以避免碳納米管粘合金屬時所需的650攝氏度高溫。
這次 IBM 發表于《Science》雜志的論文聯合作者、IBM沃森研究中心研究員，同時也是 2016 年《麻省理工科技評論》“年度35歲以下創新35人”（MIT TR35）獲得者曹慶（Qing Cao）表示：“使用低功函數金屬實現納米管的端部接觸是非常困難的。然而，我們已經開發了一些工藝來有效地摻雜納米管通道，所以即便是在在高功函數金屬端部接觸的情況下，也可以實現n溝道（n-channel）器件的操作。”
圖丨IBM沃森研究中心研究員，MIT TR35獲得者曹慶
雖然，通過摻雜實現 n 溝道器件操作還有很多需要改進的地方，但頂柵結構的器件確實具有令人意想不到的優勢。與底柵結構相比，目前硅晶體管中使用的頂柵器件結構更容易實現器件之間的復雜連接，同時也能實現更高的器件集成密度。
所以，除了與鈷鉬合金觸點端接的納米管通道之外，納米管的頂部也覆蓋有一層超薄的高介電氧化物，作為具有金屬頂柵的柵極介電層。
圖丨單個碳納米管晶體管的結構圖及顯微圖
當然，作為一項全新技術，曹慶也承認，在高性能納米管邏輯晶體管真正成為商業化技術之前，還有一些制程方面的問題需要解決。
曹慶表示，目前階段的主要挑戰是器件的穩定性，但最終團隊希望能將數十億納米管晶體管集成到功能電路中。為了做到這一點，團隊需要保證晶體管之間良好的一致性，從而實現在相同電壓下，所有晶體管都能正常工作。
圖丨傳統硅基半導體邏輯門制造工藝以及鈍化步驟
盡管在過去幾年中，半導體納米管的純度已得到顯著改善，經過通電檢測，其純度已經升到了99.999％以上，但制造過程需要更穩定和更加標準化，從而能夠保證將來大批量生產時的可靠性。