近年來，人工智能、數據中心風起云涌，其核心是對大量數據的處理能力。FPGA的并行計算能力，是目前來看提升算力的最優質解決方案。FPGA迎來了新的機遇和挑戰。

Altera作為可編程邏輯器件的發明者，是全球第二大FPGA供應商，一直致力于采用當前最先進的工藝來提升產品的性能，降低產品的功耗和成本。FPGA的應用領域已經從原來的通信擴展到消費電子、汽車電子、工業控制、測試測量等廣泛的領域。
2015年，Altera以167億美元被Intel收購，成為Intel的可編程事業部，產品也被打上 Intel的烙印，成為 Intel FPGA。2018年4 月，收購三年后，Intel 宣布旗下的 FGPA 已經被正式應用于主流的數據中心 OEM 廠商戴爾和富士通服務器中。

《電子技術應用》與從前的Altera、現在的Intel FPGA一直有良好的合作，刊登了許多基于Intel FPGA的技術應用論文，小編整理于此，歡迎相關領域研究者參考借鑒！

1、基于FPGA的便攜式正交鎖相放大器研制

摘要： 基于FPGA研制了一種用于微弱信號檢測的便攜式正交鎖相放大器。先由信號處理模塊接收待測信號并對其進行可變增益放大與工頻噪聲濾波，經過A/D轉換模塊轉換后輸入FPGA，通過數字鎖相環完成對待測信號的相位鎖定，提取反饋信號以計算待測信號幅度，實現微弱信號檢測。該鎖相放大器的幅度測量范圍為100 nV~100 μV、動態范圍達60 dB，相位精度達0.001°。該系統設計為便攜式設備，成本低，易維護，可滿足野外作業等特殊環境的測量要求，具有廣闊的應用前景。

全文鏈接：http://www.rjjo.cn/article/3000092362

中文引用格式： 謝桂輝，鄭旭初，趙天明，等. 基于FPGA的便攜式正交鎖相放大器研制[J].電子技術應用，2018，44(10)：78-82，87.
英文引用格式： Xie Guihui，Zheng Xuchu，Zhao Tianming，et al. Development of portable orthogonal lock-in amplifier based on FPGA[J]. Application of Electronic Technique，2018，44(10)：78-82，87.

2、基于FPGA的光纖振動定位系統的設計與實現

摘要： 針對防區周界被入侵時無法實時定位報警的問題，設計并實現了一種可實時定位的分布式光纖振動定位系統。以馬赫-曾德爾光纖干涉技術為基礎搭建光路，采用以FPGA結合高速ADC的硬件平臺，對光路傳來的兩路信號進行轉換、采集，并以互相關為主要算法處理采集信號得到振動位置。在一段160 m的光路上進行試驗，系統能在振動發生后500 ms內給出振動位置。設置采樣率為10 MHz，經過多次定位測試得出系統實際的定位誤差為±10 m。且定位不需要上位機，提高了裝置便攜性，降低了成本。

全文鏈接：http://www.rjjo.cn/article/3000092191

中文引用格式： 羅義軍，方理. 基于FPGA的光纖振動定位系統的設計與實現[J].電子技術應用，2018，44(10)：60-63.
英文引用格式： Luo Yijun，Fang Li. Design and implementation of fiber-optic vibration positioning system based on FPGA[J]. Application of Electronic Technique，2018，44(10)：60-63.

3、基于FPGA和NAND Flash的便攜式信號采集系統設計

摘要： 針對目前信號采集系統采樣率低和便攜式差的問題，提出了一種基于FPGA的高速便攜式信號采集系統設計。該設計通過FPGA芯片控制模數轉換芯片進行高速信號采樣后，采用DMA模式將數據存儲在NAND Flash芯片中，并可通過LCD屏對采集到的信號進行實地查看。首先闡述了系統的總體設計框架，其次介紹了各個模塊的硬件設計以及實現方式，最后給出了信號采集系統基于超聲信號的測試結果。實驗結果表明，該系統能夠以較高的采樣率穩定地進行長時間、多批次的數據采集。

全文鏈接：http://www.rjjo.cn/article/3000090414

中文引用格式： 周浩，王浩全，任時磊. 基于FPGA和NAND Flash的便攜式信號采集系統設計[J].電子技術應用，2018，44(9)：82-86.
英文引用格式： Zhou Hao，Wang Haoquan，Ren Shilei. Design of portable signal acquisition system based on FPGA and NAND Flash[J]. Application of Electronic Technique，2018，44(9)：82-86.

4、基于FPGA的LVDS高可靠性傳輸優化設計

摘要： 針對LVDS高速鏈路傳輸過程中出現的誤碼及傳輸距離較短問題，分別從硬件和邏輯編碼方面提出各自優化方案。硬件方面在LVDS發送端增加高速驅動器，接收端增加自適應線纜均衡器，可補償信號在長距離傳輸過程中出現的衰減，還原雙絞線中的畸變信號。在邏輯編碼方面，對傳統的10B8B編碼方式進行改進，設計出一種具有自糾錯能力的10B6B編碼方式，不僅改善了雙絞線中直流平衡狀況，而且減小了LVDS傳輸過程中的誤碼率。優化后的LVDS接口與正常編碼的LVDS接口相比，具有更遠的傳輸距離，更小的誤碼率。該設計方法簡單可靠，性能穩定，測試結果表明，可在48 m差分雙絞線長度下以400 Mb/s速率實現零誤碼可靠傳輸。

全文鏈接：http://www.rjjo.cn/article/3000088575

中文引用格式： 李北國，楊圣龍，李輝景. 基于FPGA的LVDS高可靠性傳輸優化設計[J].電子技術應用，2018，44(8)：78-81，85.
英文引用格式： Li Beiguo，Yang Shenglong，Li Huijing. High reliability transmission optimization design of LVDS based on FPGA[J]. Application of Electronic Technique，2018，44(8)：78-81，85.

5、基于SoC FPGA的北斗接收機載波跟蹤環路設計

摘要： 為了實現北斗衛星導航接收機高實時性、小型化及低功耗，提出了一種基于SoC FPGA的載波跟蹤環路的設計方案。通過對FLL（鎖頻環）和PLL（鎖相環）的分析，并利用SOPC技術，實現了基于SoC FPGA的載波跟蹤環路，可完全在FPGA內部完成載波的剝離。測試結果表明，該方案能實現載波信號的快速精確跟蹤，具有良好的實時性和應用價值。

全文鏈接：http://www.rjjo.cn/article/3000084546

中文引用格式： 韋照川，潘軍道，吳國增. 基于SoC FPGA的北斗接收機載波跟蹤環路設計[J].電子技術應用，2018，44(6)：124-128.
英文引用格式： Wei Zhaochuan，Pan Jundao，Wu Guozeng. Design of carrier tracking loop for Beidou receiver based on SoC FPGA[J]. Application of Electronic Technique，2018，44(6)：124-128.

6、基于Testbench的FPGA實物自動化測試環境設計

摘要： 針對FPGA軟件測試過程中仿真測試和實物測試的不足，提出了一種基于仿真測試用例的實物自動化測試環境，將用于仿真測試的Testbench進行解析處理，形成能夠用于FPGA實物測試的傳輸信號，通過執行器將此信號轉換為作用于被測FPGA芯片的實際信號，并采集被測FPGA芯片的響應，實現對FPGA的實物自動化測試。采用實物自動化測試環境驗證平臺對設計架構進行了驗證，取得了良好的效果。

全文鏈接：http://www.rjjo.cn/article/3000080305

中文引用格式： 高虎，封二強，趙剛. 基于Testbench的FPGA實物自動化測試環境設計[J].電子技術應用，2018，44(4)：48-51.
英文引用格式： Gao Hu，Feng Erqiang，Zhao Gang. Design of FPGA physical automatic testing environment based on Testbench[J]. Application of Electronic Technique，2018，44(4)：48-51.

7、基于FPGA的3D圖像傳感器設計與實現

摘要： 針對現有3D拍攝設備體積龐大、價格昂貴等問題，利用FPGA高速并行處理能力與圖像傳感器，設計了微型嵌入式3D圖像傳感器。通過FPGA同步設置，采集雙CMOS圖像傳感器圖像數據，傳輸至SDRAM進行緩存并按行像素合并后，將左右立體對圖像儲存至SD卡中。為了對拍攝場景進行監控，進一步研究了左右眼圖像按像素進行重配后在裸眼3D顯示屏上顯示的邏輯控制方法。系統通過仿真及實驗表明3D圖像傳感器的硬件邏輯方法是有效的。

全文鏈接：http://www.rjjo.cn/article/3000077808

中文引用格式： 劉星，梁發云，楊金遠，等. 基于FPGA的3D圖像傳感器設計與實現[J].電子技術應用，2018，44(2)：62-65.
英文引用格式： Liu Xing，Liang Fayun，Yang Jinyuan，et al. Design and implementation of 3D image sensor based on FPGA[J]. Application of Electronic Technique，2018，44(2)：62-65.

8、主動噪聲控制平臺的FPGA實現

摘要： 基于FPGA搭建了針對汽車的主動噪聲控制平臺，此平臺可以正確實時地采集汽車的轉速、振動加速度以及噪聲，同時為相關的降噪算法實現提供了硬件平臺。與傳統的基于串行處理的采集系統相比，該平臺可以嚴格地保證多路信號的時間同步性，同時其可擴展性可以讓使用者方便地根據自己所需要的功能來增加通道數目，無需增加額外的處理器。FPGA的可編程性可以保證降噪算法的充分驗證與設計。整個平臺的搭建為主動降噪的繼續研究提供了有力的基礎。

全文鏈接：http://www.rjjo.cn/article/3000077686

中文引用格式： 王佳飛，關添，姜宇程，等. 主動噪聲控制平臺的FPGA實現[J].電子技術應用，2018，44(2)：59-61，65.
英文引用格式： Wang Jiafei，Guan Tian，Jiang Yucheng，et al. Realization of active noise control platform based on FPGA[J]. Application of Electronic Technique，2018，44(2)：59-61，65.

9、基于SoC FPGA的光伏電力通信管理機系統

摘要： 介紹了一種基于SoC FPGA的光伏電力通信管理機系統的設計方法。該系統采用新型的集成有ARM硬核處理器的SoC FPGA作為主控芯片，將傳統通信管理機的運算和通信工作進行合理劃分，并由FPGA和ARM處理器協同實現。通過采用軟硬件相結合的設計方式，本系統能夠簡化電路設計，降低通信事務對CPU的中斷數量，增加支持MODBUS協議的RS485端口總量，并通過獨立的NIOS II備用系統保證了系統在災難情況下的可恢復性等，所以更加適合光伏電力系統中多設備、大數據量的應用。

全文鏈接：http://www.rjjo.cn/article/3000077555

中文引用格式： 張琳，梅雪松，陳勇. 基于SoC FPGA的光伏電力通信管理機系統[J].電子技術應用，2018，44(2)：32-35，43.
英文引用格式： Zhang Lin，Mei Xuesong，Chen Yong. Photovoltaic power communication management system based on SoC FPGA[J]. Application of Electronic Technique，2018，44(2)：32-35，43.

10、基于FPGA的實時視頻圖像采集處理系統設計

摘要： 針對目前數字圖像采集處理技術的實時性、大容量、小型化等特點，設計了一種基于FPGA的實時視頻圖像采集處理電路系統。采用FPGA作為整個系統的控制和圖像數據處理中心。DDR2 SDRAM為高速儲存模塊核心器件，CMOS 7670為視頻圖像采集器件。并通過Quratus II和Modelsim等軟件對系統的邊緣檢測算法、控制過程、各個模塊等進行硬件工程設計和仿真，實現了視頻圖像從采集、存儲到處理、顯示的整個過程。實驗表明，視頻圖像采集處理的動態畫面流暢、清晰、實時性好。

全文鏈接：http://www.rjjo.cn/article/3000077177

中文引用格式： 高俊嶺，陳志飛，章佩佩. 基于FPGA的實時視頻圖像采集處理系統設計[J].電子技術應用，2018，44(2)：10-12，19.
英文引用格式： Gao Junling，Chen Zhifei，Zhang Peipei. Design of real time video image acquisition and processing system based on FPGA[J]. Application of Electronic Technique，2018，44(2)：10-12，19.

11、基于FPGA的VPX時間統一系統設計

摘要： IRIG-B時間碼(B碼)因其性能優越，實現和使用方法簡單易行，被廣泛應用于靶場時間信息傳遞和各系統的時間同步，成為時統設備首選的標準碼型。但隨著大規模集成電路和可編程技術的發展，以及靶場對時統設備的穩定性、精準性和集成度要求越來越高，原有的IRIG-B碼時統設備已不能滿足要求。為了解決這些問題，提出了一種基于FPGA的VPX時間統一系統設計方案。該方案具有可靠性高、集成度高、操作簡單、功能拓展性強、體積小等優點, 并具有更廣泛的實際應用價值。

全文鏈接：http://www.rjjo.cn/article/3000076248

中文引用格式： 王振，李建宏，張大松，等. 基于FPGA的VPX時間統一系統設計[J].電子技術應用，2018，44(1)：65-67，71.
英文引用格式： Wang Zhen，Li Jianhong，Zhang Dasong，et al. VPX time unified system design based on FPGA[J]. Application of Electronic Technique，2018，44(1)：65-67，71.

12、基于4通道時間交織的FPGA高速采樣系統

摘要： 時間交織采樣是提高模數轉換器采樣率的一種有效途徑。為了完成時間交織采樣的通道失配誤差方法評估，提出并設計了一套基于4通道時間交織的FPGA高速模數轉換采樣系統。系統由前端模擬電路、采樣陣列、多相時鐘電路模塊、基于FPGA的數據緩沖與修正處理模塊構成。系統采樣輸出數據通過上傳到上位機進行顯示與性能指標分析。測試結果表明，該TIADC系統通過對失配誤差的數字后端補償后能穩定工作在1 GS/s采樣率。其采樣有效位與平均信噪比分別達到7.03 bit與44.1 dB，可以應用于采樣失配修正方法的驗證與評估。

全文鏈接：http://www.rjjo.cn/article/3000076136

中文引用格式： 李宇，劉崇慶，呂立鈞，等. 基于4通道時間交織的FPGA高速采樣系統[J].電子技術應用，2018，44(1)：52-56.
英文引用格式： Li Yu，Liu Chongqing，Lv Lijun，et al. FPGA high-speed sampling system based on 4 channel time-interleaved[J]. Application of Electronic Technique，2018，44(1)：52-56.

13、基于FPGA的PCIe總線接口的DMA控制器的設計

摘要： 采用Altera公司FPGA提供的PCIe PHY IP和Synopsys公司提供的PCIe Core IP提出了一種PCIe總線接口的DMA控制器的實現方法，并搭建了4通道的PCIe傳輸系統。利用Synopsys VIP驗證環境對系統進行了仿真驗證，利用Altera Stratix V EX系列FPGA搭建平臺進行了實際傳輸驗證，驗證了數據讀寫的正確性，在進行DMA讀寫事務操作時總線帶寬峰值分別達到了1 547 MB/s和1 607 MB/s，能滿足大部分實際應用中對數據傳輸的速率要求。

全文鏈接：http://www.rjjo.cn/article/3000075780

中文引用格式： 王之光，高清運. 基于FPGA的PCIe總線接口的DMA控制器的設計[J].電子技術應用，2018，44(1)：9-12,
英文引用格式： Wang Zhiguang，Gao Qingyun. Design of DMA controller of PCIe bus interface based on FPGA[J]. Application of Electronic Technique，2018，44(1)：9-12,

14、一種混合式高動態范圍AGC算法與FPGA實現

摘要： 基于接收機的應用提出了一種混合式高動態范圍AGC算法。該算法由射頻前饋與中頻反饋算法組成，借助現場可編程門陣列得以實現。在該算法的控制下，以射頻開關、數控衰減器、檢波器、可變增益放大器為核心器件，實現了一種輸入動態范圍110 dB、靈敏度-100 dBm、輸出功率為-19 dBm的自動增益控制環路。

全文鏈接：http://www.rjjo.cn/article/3000075286

中文引用格式： 趙瀟騰，尹軍艦，張錦濤，等. 一種混合式高動態范圍AGC算法與FPGA實現[J].電子技術應用，2017，43(12)：76-80.
英文引用格式： Zhao Xiaoteng，Yin Junjian，Zhang Jintao，et al. A hybrid AGC algorithm for high dynamic range and implementation on FPGA[J].Application of Electronic Technique，2017，43(12)：76-80.

15、基于FPGA的可消除高頻非線性的動態分頻鑒相器

摘要： 提出了一種可消除高頻非線性的動態分頻鑒相器的結構和實現方法，輸入信號經波形變換后，利用FPGA進行分頻，并通過8位撥碼開關來設置1~255不同的分頻系數，分頻后通過數字鑒相器、低通濾波器和調理放大電路實現鑒相。這種設計不僅大大提高了鑒相范圍和靈敏度，而且消除了高頻非線性化現象。實驗表明，該數字鑒相器輸入頻率范圍200 kHz~100 MHz，鑒相范圍-510 π~+510 π，線性度優于±1.5%，同時具有根據不同應用需求進行動態分頻的特點。

全文鏈接：http://www.rjjo.cn/article/3000075083

中文引用格式： 楊三三，賈豫東，張曉青，等. 基于FPGA的可消除高頻非線性的動態分頻鑒相器[J].電子技術應用，2017，
43(12)：55-58.
英文引用格式： Yang Sansan，Jia Yudong，Zhang Xiaoqing，et al. Phase discriminator with dynamic frequency division for eliminating nonlinearity at high frequency based on FPGA[J].Application of Electronic Technique，2017，43(12)：55-58.

16、基于FPGA和ARM的虛擬軟盤實現

摘要： 提出一種基于FPGA和ARM的虛擬軟盤實現方案。在FPGA上實現并行CRC運算、MFM編解碼，將存儲芯片SRAM虛擬成1.44 MB軟盤進行數據訪問，通過臺式機實現對虛擬軟盤的鏡像制作、文件讀寫、格式化、制作啟動盤等操作；ARM通過SPI接口實現與FPGA的數據通信，并且在ARM上搭建UDP服務器，實現局域網內設備對虛擬軟盤的狀態、數據進行讀寫訪問。

全文鏈接：http://www.rjjo.cn/article/3000074907

中文引用格式： 陳章進，陳旭東，姜鵬程，等. 基于FPGA和ARM的虛擬軟盤實現[J].電子技術應用，2017，43(12)：40-43，47.
英文引用格式： Chen Zhangjin，Chen Xudong，Jiang Pengcheng，et al. Realization of the virtual floppy disk based on FPGA and ARM[J].Application of Electronic Technique，2017，43(12)：40-43，47.

17、基于FPGA的HDMI多模式顯示模塊設計

摘要： 通過SOPC進行視頻信號處理是目前研究的熱點。針對此類系統的顯示模塊，提出一種基于FPGA的HDMI多模式顯示模塊設計方案。首先對HDMI的驅動時序進行分析，設計驅動信號生成電路，然后根據配置參數，將多路視頻進行多級ALPHA混合，實現了通過HDMI輸出與顯示多路視頻，并且每路視頻的位置與透明度可設置。為保證視頻的實時性，對較為復雜的計算過程采用流水線設計方法提升速度。模塊以Verilog HDL的形式進行編寫，具有較強的通用性。

全文鏈接：http://www.rjjo.cn/article/3000074974

中文引用格式： 向梓豪，陸安江. 基于FPGA的HDMI多模式顯示模塊設計[J].電子技術應用，2017，43(12)：48-51.
英文引用格式： Xiang Zihao，Lu Anjiang. Design of HDMI multi mode display module based on FPGA[J].Application of Electronic Technique，2017，43(12)：48-51.

18、基于FPGA的LMS自適應濾波器設計

摘要： 提出一種基于LMS（Least Mean Square）自適應算法的濾波方法，介紹該方法在低頻信號濾波上的應用及在FPGA平臺上實現。傳統數字濾波器FIR、IIR濾波器針對不同的系統和干擾信號，其濾波參數不固定。因此，在窄帶信號的濾波處理中，傳統濾波器對信號濾波降噪的效果往往受到衰減增益限制。提出的方法先以CORDIC(Coordinate Rotation Digital Computer)算法產生的正弦信號來調制采樣信號，根據采樣信號與基準信號誤差使其權向量沿負梯度方向終止于維納解。該方法在類直流輸入及帶寬窄的情況下仍能有效過濾高頻噪聲，讀取低檢測信號幅值。理論分析和實驗結果表明,與傳統濾波方法對比，該濾波方法在處理窄帶信號的濾波上更具有優勢。

全文鏈接：http://www.rjjo.cn/article/3000071921

中文引用格式： 陳明霞，鄒文斌，劉玉縣. 基于FPGA的LMS自適應濾波器設計[J].電子技術應用，2017，43(9)：111-113，118.
英文引用格式： Chen Mingxia，Zou Wenbin，Liu Yuxian. Design of LMS adaptive filter based on FPGA[J].Application of Electronic Technique，2017，43(9)：111-113，118.

19、窄帶噪聲主動控制系統的FPGA實現

摘要： 基于FPGA的窄帶噪聲主動控制系統，采用并行計算能力強的FPGA作為核心處理器，能夠應對多頻率、多通道情況下計算量成倍增加的情況；系統實現了并聯結構的窄帶前饋FxLMS算法，可以針對噪聲中的不同頻率分量分別進行主動控制。并聯結構算法對于乘法器資源的消耗極大，因此提出了一種乘法器資源復用技術。實現三通道的算法所用的乘法器資源降低到原來的33.3%，極大降低了系統成本，便于該系統的廣泛應用。

全文鏈接：http://www.rjjo.cn/article/3000071456

中文引用格式： 姜宇程，關添，王佳飛. 窄帶噪聲主動控制系統的FPGA實現[J].電子技術應用，2017，43(9)：61-63，67.
英文引用格式： Jiang Yucheng，Guan Tian，Wang Jiafei. The FPGA implementation of narrowband active noise control system[J].Application of Electronic Technique，2017，43(9)：61-63，67.

20、基于FPGA的EtherCAT從站通信鏈路分析與驗證

摘要： EtherCAT是工業控制領域廣泛應用的現場總線之一，從站控制器ESC（EtherCAT Slave Controller）是從站模塊實現EtherCAT協議數據通信的關鍵，對從站控制芯片實現自主可控是工業控制系統國產化研發的重要基礎。基于EtherCAT通信協議及基本通信功能邏輯，設計了EBUS編碼/解碼、Auto-forwarder、Loop-back function關鍵通信節點的FPGA狀態機，并通過解析各階段數據狀態變化，驗證了各節點通信數據的正確性。實驗結果表明，基于上述狀態機的FPGA實現EtherCAT從站基本通信鏈路是完全可行的。

全文鏈接：http://www.rjjo.cn/article/3000070275

中文引用格式： 馬保全，姚旺君，劉云龍，等. 基于FPGA的EtherCAT從站通信鏈路分析與驗證[J].電子技術應用，2017，43(8)：95-99.
英文引用格式： Ma Baoquan，Yao Wangjun，Liu Yunlong，et al. Analysis and verification of EtherCAT slave controller communication link based on FPGA[J].Application of Electronic Technique，2017，43(8)：95-99.

21、回波峰值特征聲學測溫及DSP+FPGA測溫系統

摘要： 針對聲學測溫高精度、實時性和抗干擾的性能要求，提出一種基于回波峰值特征統計方法測量聲波飛渡介質溫度的算法，設計系統采用以高速ADC模數轉換芯片為外設，FPGA可編程邏輯芯片緩存高速采樣數據，DSP數字信號處理器為運算核心的處理系統，對聲波飛行時間ToF進行快速精確實時測量。實驗結果表明，系統能準確跟蹤接觸式測溫儀為參照的介質溫度變化。與閾值法和互相關法對比，該算法適應嵌入式系統，運算速度快，抗干擾性強。

全文鏈接：http://www.rjjo.cn/article/3000070031

中文引用格式： 徐光宇，熊慶宇，賈睿璽，等. 回波峰值特征聲學測溫及DSP+FPGA測溫系統[J].電子技術應用，2017，43(8)：77-80.
英文引用格式： Xu Guangyu，Xiong Qingyu，Jia Ruixi，et al. ECHO peak features acoustic thermometry and measurement system of DSP+FPGA[J].Application of Electronic Technique，2017，43(8)：77-80.

22、Sigmoid函數的分段非線性擬合法及其FPGA實現

摘要： 使用分段非線性逼近算法計算超越函數，以神經網絡中應用最為廣泛的Sigmoid函數為例，結合函數自身對稱的性質及其導數不均勻的特點提出合理的分段方法，給出分段方式同逼近多項式階數對逼近結果精度的影響。完成算法在FPGA上的硬件實現，給出一種使用三階多項式處理Sigmoid函數的擬合結果及流水線架構，處理精度達到10-5數量級，最大頻率達到127.327 MHz，滿足了高速、高精度的處理要求。

全文鏈接：http://www.rjjo.cn/article/3000069733

中文引用格式： 宋宇鯤，高曉航，張多利，等. Sigmoid函數的分段非線性擬合法及其FPGA實現[J].電子技術應用，2017，43(8)：49-51.
英文引用格式： Song Yukun，Gao Xiaohang，Zhang Duoli，et al. The piecewise non-linear approximation of the sigmoid function and its implementation in FPGA[J].Application of Electronic Technique，2017，43(8)：49-51.

23、基于FPGA的免疫層析信號數據采集系統

摘要： 提出了一種基于FPGA控制的免疫層析信號數據采集系統，系統由免疫層析模擬信號采集模塊、FPGA數字控制模塊和上位機處理模塊組成。FPGA數字控制模塊由A/D驅動、電機驅動和數據傳輸模塊組成，其主要工作流程是電機轉動的同時控制TM7705同步采樣，并在RAM中緩存采樣數據。該系統能夠實現試條檢測的控制，檢測結果表示線性度為R2=0.998，靈敏度為0.027 7 mL/μg，最低檢測濃度為1.95 μg/mL，重復性小于5%。該系統檢測靈敏度較高、一致性穩定，具有較好的實用性和可擴展性。

全文鏈接：http://www.rjjo.cn/article/3000068933

中文引用格式： 李國慶，魏建崇，王志炯，等. 基于FPGA的免疫層析信號數據采集系統[J].電子技術應用，2017，43(7)：88-91，95.
英文引用格式： Li Guoqing，Wei Jianchong，Wang Zhijiong，et al. Data acquisition system for immunochromatographic singal based on FPGA[J].Application of Electronic Technique，2017，43(7)：88-91，95.

24、基于FPGA的交通視頻快速去霧系統的設計與實現

摘要： 針對霧天交通監控視頻圖像退化問題，提出了一種基于FPGA架構的霧天交通視頻圖像快速去霧系統。首先將采集到的實時圖像數據緩存到SDRAM中，然后在亮度分量基礎上估計傳播圖，最后基于大氣散射模型復原清晰圖像。該系統利用FPGA并行運算處理能力強、邏輯資源豐富等特性，針對PAL制式640×480彩色圖像，處理速度為60幀/s。實驗結果表明，該系統在保證輸出視頻質量的前提下達到了很好的去霧效果。

全文鏈接：http://www.rjjo.cn/article/3000067448

中文引用格式： 高全明，孫俊喜，劉廣文，等. 基于FPGA的交通視頻快速去霧系統的設計與實現[J].電子技術應用，2017，43(6)：71-74.
英文引用格式： Gao Quanming，Sun Junxi，Liu Guangwen，et al. Design and implementation on the system of high speed fog removal in traffic video images based on FPGA[J].Application of Electronic Technique，2017，43(6)：71-74.

25、基于FPGA的GPS基帶產生與控制模塊設計

摘要： 全球定位系統（GPS）基帶信號可以用于導航定位設備的研發、性能測試以及生成式欺騙干擾信號的產生。針對一種基于現場可編程門陣列（FPGA）的GPS基帶信號產生與控制模塊進行研究，主要通過硬件電路設計和軟件代碼編寫，利用FPGA生成C/A碼、P碼，利用直接數字式頻率合成器（DDS）產生L1、L2載波等功能，實現了多路可控增益GPS信號同時輸出。測試結果表明，本設計輸出增益可調、輸出頻點可控，可以為射頻模塊提供多路基帶信號及控制信號。

全文鏈接：http://www.rjjo.cn/article/3000067400

中文引用格式： 左小普，楊祖芳，潘偉，等. 基于FPGA的GPS基帶產生與控制模塊設計[J].電子技術應用，2017，43(6)：64-67.
英文引用格式： Zuo Xiaopu，Yang Zufang，Pan Wei，et al. The design and realization of GPS baseband generation and control module based on FPGA[J].Application of Electronic Technique，2017，43(6)：64-67.

26、基于HPS和FPGA的圖像壓縮感知編解碼系統

摘要： 針對圖像編碼與重構系統的實際需求，設計了一種基于HPS和FPGA的圖像處理系統。該系統實現了圖像的實時采集、壓縮、傳輸和重構。系統采用DE1-SoC開發板，在FPGA中設計了D5M攝像頭、SDRAM、VGA的IP核，在QSYS中利用AXI和Avalon總線連接IP核，利用Linux C編程在HPS中實現了圖像的壓縮感知(CS)編碼和傳輸，在MATLAB上位機中接收壓縮數據并實現圖像的重構，減少了FPGA資源使用和設計復雜度。結果表明，該系統能夠實現任意自然圖像的處理，圖像壓縮比約為8%，PSNR約為41 dB，應用靈活，可移植性強，能夠滿足實際工程的需要。

全文鏈接：http://www.rjjo.cn/article/3000066174

中文引用格式： 翁天陽，莊宇，于瑋，等. 基于HPS和FPGA的圖像壓縮感知編解碼系統[J].電子技術應用，2017，43(5)：90-93.
英文引用格式： Weng Tianyang，Zhuang Yu，Yu Wei，et al. Image compressed sensing coding and reconstruction system based on HPS and FPGA[J].Application of Electronic Technique，2017，43(5)：90-93.

27、基于FPGA的小型化實時CMOS成像處理系統

摘要： 針對成像處理系統的實時性和小型化的問題，設計了一種基于Cyclone IV系列FPGA的CMOS數據采集處理系統，實現了圖像的實時采集、處理和雙通道輸出；通過體系結構上的優化實現了系統的小型化設計。介紹了系統總體框架、硬件體系結構、FPGA功能模塊以及圖像預處理算法等。最后對系統進行了功能性實驗，在滿足雙通道實時顯示的情況下，可以實現圖像增強等實時處理，表明該系統具有一定的實用價值。

全文鏈接：http://www.rjjo.cn/article/3000066034

中文引用格式： 張龍祥，王向軍，曹雨. 基于FPGA的小型化實時CMOS成像處理系統[J].電子技術應用，2017，43(5)：78-81，85.
英文引用格式： Zhang Longxiang，Wang Xiangjun，Cao Yu. Design of miniaturized real-time CMOS image processing system based on FPGA[J].Application of Electronic Technique，2017，43(5)：78-81，85.

28、一種HEVC標準中IDCT變換的FPGA實現

摘要： 為降低新一代高效視頻編碼(HEVC)標準中解碼端多尺寸逆離散余弦變換(Inverse Discrete Cosine Transform，IDCT)中的資源消耗，設計了一種IDCT硬件電路結構。通過使用現場可編程門陣列(Field-Programmable Gate Array，FPGA)內部嵌入式RAM單元進行矩陣轉置運算，從而減少了對內部寄存器的使用。對IDCT系數矩陣進行分解得到不同尺寸下的統一運算電路結構，利用流水線技術實現對運算單元的加速，同時采用并行數據調度減少數據處理等待時間。設計結果表明，設計吞吐量為3.6點/時鐘周期，滿足了4k×2k@30 f/s視頻信號的實時處理需求。

全文鏈接：http://www.rjjo.cn/article/3000065549

中文引用格式： 黃友文，董洋. 一種HEVC標準中IDCT變換的FPGA實現[J].電子技術應用，2017，43(5)：38-40.
英文引用格式： Huang Youwen，Dong Yang. An IDCT transform implementation on FPGA in HEVC[J].Application of Electronic Technique，2017，43(5)：38-40.

29、基于FPGA的TMR電路跨時鐘域同步技術

摘要： 三模冗余(TMR)電路中的跨時鐘域信號可能會受到來自信號偏差和空間單粒子效應(SEE)的組合影響。通過建立數學模型，對這兩個問題進行分析和量化。最后針對長脈寬和短脈寬源信號的不同情況，提出了相應的解決方案。

全文鏈接：http://www.rjjo.cn/article/3000058510

中文引用格式： 賴曉敏，泮朋軍，羅喚霖，等. 基于FPGA的TMR電路跨時鐘域同步技術[J].電子技術應用，2017，43(1)：32-34，38.
英文引用格式： Lai Xiaomin，Pan Pengjun，Luo Huanlin，et al. Synchronization technology for TMR circuits across clock domains based on FPGA[J].Application of Electronic Technique，2017，43(1)：32-34，38.

30、一種基于FPGA實現的優化正交匹配追蹤算法設計

摘要： 針對壓縮感知重構算法中正交匹配追蹤(OMP)算法在每次迭代中不能選取最優原子問題，對OMP算法進行優化設計，保證了每次迭代的當前觀測信號余量最小，并提出了一種基于FPGA 實現的優化OMP算法硬件結構設計。在矩陣分解部分采用了修正喬列斯基(Cholesky)分解方法，回避開方運算，以減少計算延時，易于FPGA實現。整個系統采用并行計算、資源復用技術，在提高運算速度的同時減少資源利用。在Quartus II 開發環境下對該設計進行了RTL 級描述，并在FPGA仿真平臺上進行仿真驗證。仿真結果驗證了設計的正確性。

全文鏈接：http://www.rjjo.cn/article/3000057515

中文引用格式： 蔣沅，沈培，代冀陽，等. 一種基于FPGA實現的優化正交匹配追蹤算法設計[J].電子技術應用，2015，41(10)：73-76，80.
英文引用格式： Jiang Yuan，Shen Pei，Dai Jiyang，et al. An orthogonal matching pursuit algorithm optimization design based on FPGA implementation[J].Application of Electronic Technique，2015，41(10)：73-76，80.

31、基于CAZAC序列的OFDM時頻同步方案及FPGA實現

摘要： 提出了一種基于CAZAC序列的OFDM時頻同步方案，給出了方案各部分的FPGA實現框圖和硬件電路實測效果。首先利用時域同步參考符號進行分段相關得出定時估計，然后結合最大似然法進行粗小偏估計，再將同步參考符號和FFT解調變換至頻域，利用兩個符號中所填充的CAZAC序列的差異性完成整偏估計，最后使用這兩個同步參考符號進行細小偏估計。理論分析與仿真結果表明，與傳統方案相比，本方案定時估計性能較好，頻偏估計精度高，同時具有很好的工程實用性。

全文鏈接：http://www.rjjo.cn/article/3000055012

中文引用格式： 常凝，閆瑞軍，胡涵飛. 基于CAZAC序列的OFDM時頻同步方案及FPGA實現[J].電子技術應用，2016，42(10)：108-111，115.
英文引用格式： Chang Ning，Yan Ruijun，Hu Hanfei. Timing and frequency synchronization scheme based on CAZAC sequence and its FPGA implementation[J].Application of Electronic Technique，2016，42(10)：108-111，115.

32、基于Sobel算法圖像邊緣檢測的FPGA實現

摘要： 針對嵌入式軟件無法滿足數字圖像實時處理速度問題，提出用硬件加速器的思想，通過FPGA實現Sobel邊緣檢測算法。通過乒乓操作、并行處理數據和流水線設計，大大提高算法的處理速度。采用模塊的硬件設計，保證了系統的可移植性和系統的擴展性。最后使用Verilog HDL編程實現算法處理，并用Modelsim和MATLAB進行了仿真和驗證。

全文鏈接：http://www.rjjo.cn/article/3000054863

中文引用格式： 杜正聰，寧龍飛. 基于Sobel算法圖像邊緣檢測的FPGA實現[J].電子技術應用，2016，42(10)：89-91，95.
英文引用格式： Du Zhengcong，Ning Longfei. Image edge detection based on Sobel algorithm in FPGA implementation[J].Application of Electronic Technique，2016，42(10)：89-91，95.

33、基于FPGA的GPS接收機基帶處理硬件在環系統

摘要： 針對GPS跟蹤環路參數調試繁瑣復雜、FPGA反復編譯耗時多的問題，設計了一種基于FPGA的GPS接收機基帶處理硬件在環系統。該系統以FPGA設計的GPS基帶處理為核心，完成衛星信號的采集和基帶信號處理，并將處理結果通過以太網實時傳送到Simulink設計的跟蹤環路進行處理，在處理完成后反饋到FPGA的基帶處理單元，完成衛星信號的捕獲和跟蹤。經測試，該系統實現了衛星信號的捕獲和跟蹤，驗證了該平臺的有效性和準確性，提高了GPS跟蹤環路的設計、調試、驗證、實現的效率,對快速開發衛星導航芯片和系統具有積極作用。

全文鏈接：http://www.rjjo.cn/article/3000052602

中文引用格式： 王家燃，王峰，魏東明，等. 基于FPGA的GPS接收機基帶處理硬件在環系統[J].電子技術應用，2016，42(7)：60-63.
英文引用格式： Wang Jiaran，Wang Feng，Wei Dongming，et al. Hardware-in-the-Loop system of GPS receiver baseband processor based on FPGA[J].Application of Electronic Technique，2016，42(7)：60-63.

34、基于5G無線通信的稀疏碼多址接入系統的FPGA實現

摘要： 在理解無線通信多址接入的基礎之上，提出了一種低復雜度的基于5G無線通信的稀疏碼多址接入系統的FPGA實現方案，利用可綜合的Verilog語言在QuartusII及ModelSim平臺下完成了電路的設計綜合仿真及FPGA驗證，結果證明該設計實現功能完備，可以實際應用。

全文鏈接：http://www.rjjo.cn/article/3000024327

中文引用格式： 宋春雪，文萍，張學晨. 基于5G無線通信的稀疏碼多址接入系統的FPGA實現[J].電子技術應用，2016，42(7)：8-12.
英文引用格式： Song Chunxue,Wen Ping，Zhang Xuechen. FPGA implementation of the sparse code multiple access system based on 5G wireless communication[J].Application of Electronic Technique，2016，42(7)：8-12.

35、基于FPGA的LFSR異步加解密系統

摘要： 線性反饋移位寄存器（LFSR）偽隨機序列作為流密碼的一種，具有原理清晰、不可預測性強的特點，被廣泛應用于各種加解密場合。針對目前基于LFSR的加解密系統只能應用于同步工作模式的局限性，設計了一種可配置的LFSR異步加解密系統，并對其進行了基于FPGA的硬件實現。實驗結果顯示，其既具備LFSR序列的優秀性能，又可以實現異步加解密，具有一定的實際應用價值。

全文鏈接：http://www.rjjo.cn/article/3000023078

中文引用格式： 潘必韜，聶小龍，王祖強. 基于FPGA的LFSR異步加解密系統[J].電子技術應用，2016，42(6)：56-58.
英文引用格式： Pan Bitao，Nie Xiaolong，Wang Zuqiang. Asynchronous LFSR encryption system based on FPGA[J].Application of Electronic Technique，2016，42(6)：56-58.

36、視頻縮放在FPGA中的應用和實現

摘要： 針對某顯示系統中監控視頻控制器的實際需求，設計了一種可實現四路視頻信號實時縮放的電路架構。通過權衡幾種常用圖像縮放算法的顯示質量和硬件可行性，選擇用雙線性插值算法實現視頻的縮放，并在FPGA平臺上以雙口RAM資源構建的線緩存作為算法硬件實現，該算法主要由視頻數據緩沖模塊、插值系數產生模塊以及整體控制模塊構成。本設計在滿足視頻縮放質量要求的基礎上，避免了采用過于復雜算法而消耗過多的FPGA資源，有效地解決了視頻縮放時原始圖像信息量丟失導致圖像失真的問題。結果表明，該設計能夠實現任意比例的視頻縮放，實時性高，應用靈活，縮放后顯示效果良好，能夠滿足實際工程的要求。

全文鏈接：http://www.rjjo.cn/article/3000022756

中文引用格式： 張梁，王景存,梅鏢. 視頻縮放在FPGA中的應用和實現[J].電子技術應用，2016，42(6)：34-37.
英文引用格式： Zhang Liang，Wang Jingcun，Mei Biao. Application and implementation of video scaling algorithm based on FPGA[J].Application of Electronic Technique，2016，42(6)：34-37.

37、基于SRAM型FPGA的SEU敏感性研究

摘要： 目前星載信號處理平臺中大量使用商用芯片，但商用芯片抗輻射能力較弱，在空間環境下常出現單粒子翻轉(Single Event Upset，SEU)，從而造成系統功能紊亂，甚至中斷。提出以星載信號處理平臺中大量使用的SRAM型FPGA為研究對象，采用故障注入的方式研究FPGA中不同硬件資源對于SEU效應的敏感性問題。根據不同資源對SEU效應表現出不同敏感性的結論，可在SRAM型FPGA的抗SEU防護上進行有針對性的設計。

全文鏈接：http://www.rjjo.cn/article/3000020191

中文引用格式： 馮興，王大鳴，張彥奎，等. 基于SRAM型FPGA的SEU敏感性研究[J].電子技術應用，2016，42(5)：53-56.
英文引用格式： Feng Xing，Wang Daming，Zhang Yankui，et al. SEU sensitivity research in SRAM-based FPGA[J].Application of Electronic Technique，2016，42(5)：53-56.

38、基于FPGA抗高沖擊機載雷達回波存儲系統設計

摘要： 機載多普勒雷達回波正交兩路信號數據量大，傳輸速率高。機載環境復雜并且如果發生空難，存儲設備跌落將經受高沖擊作用，殼體極易變形使內部電路損壞，導致所記錄數據丟失。傳統總線式控制數據記錄儀存儲容量小，傳輸速率慢，無法承受跌落沖擊。針對這些問題，設計了基于硬件控制的雙通道雷達回波存儲系統，可以存儲兩路共128 GB數據，存儲速率可達160 MB/s，并提出合理的機械結構設計，進行兩級緩沖防護。實驗結果表明，系統在高沖擊惡劣環境下數據可以有效回讀。

全文鏈接：http://www.rjjo.cn/article/3000019080

中文引用格式： 范國浩，張艷兵，李新娥. 基于FPGA抗高沖擊機載雷達回波存儲系統設計[J].電子技術應用，2016，42(4)：78-80，84.
英文引用格式： Fan Guohao，Zhang Yanbing，Li Xine. Design of airborne radar echo storage system with high impact resistance based on FPGA[J].Application of Electronic Technique，2016，42(4)：78-80，84.

39、基于FPGA的改進結構的DDS設計與實現

摘要： 主要介紹了數字頻率合成器的原理和雜散來源，給出了節約存儲空間的ROM表的壓縮算法，采用相位抖動和平衡DAC方法對DDS結構進行了改進，抑制了相位截斷誤差和減小了DAC非理想特性的影響。仿真分析了用于相位抖動的隨機序列周期性對雜散的影響，最后基于FPGA平臺實現了改進結構的DDS，并對結果進行了測試。測試結果表明DDS用作跳頻器時，雜散抑制優于40 dBc。采用此種方法設計的DDS雜散抑制度高，穩定性好，性能優越。

全文鏈接：http://www.rjjo.cn/article/3000017263

中文引用格式： 王碩，馬永奎，高玉龍，等. 基于FPGA的改進結構的DDS設計與實現[J].電子技術應用，2016，42(3)：28-30，34.
英文引用格式： Wang Shuo，Ma Yongkui，Gao Yulong，et al. Design and implementation of the improved structure of DDS based on FPGA[J].Application of Electronic Technique，2016，42(3)：28-30，34.

40、基于OTSU算法的FPGA實時繞距測量系統

摘要： 隨著FPGA芯片集成度的提高，加之其價格低廉的優勢，越來越多的視頻圖像處理平臺采用基于FPGA技術的方案。設計并實現了一個基于OTSU算法的FPGA實時繞距測量系統。首先設計了視頻圖像灰度化的非浮點運算實現，然后詳細討論了OTSU算法的硬件實現方案，包括其原理、公式簡化、流水線處理等。經過OTSU算法處理之后，接著通過統計二值圖像中雙絞線部分的列寬，計算兩個最窄列寬之間的距離即繞距。最后在片上可編程系統上編寫軟件模塊實現功能。

全文鏈接：http://www.rjjo.cn/article/3000007421

中文引用格式： 林宜丙，石守東，孫書丹. 基于OTSU算法的FPGA實時繞距測量系統[J].電子技術應用，2015，41(7)：15-18，22.
英文引用格式： Lin Yibing，Shi Shoudong, Sun Shudan. The FPGA real-time distance measuring system based on OTSU algorithm[J].Application of Electronic Technique，2015，41(7)：15-18，22.

41、基于FPGA的數字卷積加減速算法的設計與實現

摘要： 為了減小計算量，引入了數字卷積采用FPGA硬件編程的方式實現加減速控制算法，提高了算法的穩定性和運算速度；為了減小速度誤差和位置誤差，在不同情況下采用相應的補償算法來實現對定點數運算過程中的余數處理；針對數字卷積運算之前產生的余數，在速度序列的末尾添加速度補償序列來消除余數誤差；對于數字卷積運算過程中產生的余數，采用余數累加的方式來減小余數誤差。

全文鏈接：http://www.rjjo.cn/article/3000010026

中文引用格式： 程文雅，高敏，李盛培. 基于FPGA的數字卷積加減速算法的設計與實現[J].電子技術應用，2015，41(8)：43-46.
英文引用格式： Cheng Wenya，Gao Min，Li Shengpei. Design and implementation of a FPGA-based digital convolution acceleration and deceleration algorithm[J].Application of Electronic Technique，2015，41(8)：43-46.

42、基于FPGA實現AES的側信道碰撞攻擊

摘要： 為了解決攻擊點在能量跡中具體位置的識別問題，在對側信道碰撞攻擊技術研究的基礎上，提出了通過計算能量跡中每個采樣點的方差來識別攻擊點的方差檢查技術。

全文鏈接：http://www.rjjo.cn/article/3000002546

中文引用格式：郭建飛,王忠,嚴迎建,郭朋飛.基于FPGA實現AES的側信道碰撞攻擊[J].電子技術應用,2014,40(10):66-68+71.

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