0 引言

    伴隨著武器裝備技術的不斷進步，為了適應全新的戰(zhàn)場環(huán)境，許多新型高科技武器應運而生，電磁軌道炮就是其中之一。電磁軌道炮是利用電磁力產生動能并推進彈丸加速到超高速的炮射武器，它較傳統(tǒng)的火炮速度更快、射程更遠、體積更小，同時由于其在發(fā)射過程中不會產生煙霧，因此隱蔽性也更好。然而，在進行電磁軌道炮過載測試試驗時，因其不同于常規(guī)火炮的發(fā)射方式，其膛內的強電磁場對絕大多數(shù)電子元件都會造成破壞，這將對一般的過載參數(shù)測試裝置造成極大的毀傷^[1-2]。

    因此，針對常規(guī)過載測試裝置在強電磁環(huán)境下受到的電磁干擾影響，本文提出了電磁屏蔽技術，旨在通過殼體對電磁場進行有效屏蔽，使測試系統(tǒng)不受電磁干擾，以保證電路系統(tǒng)穩(wěn)定工作^[3]。同時結合采集存儲技術、低功耗設計，實現(xiàn)數(shù)據(jù)的獲取及回收，最終得到電磁軌道炮的瞬態(tài)過載參數(shù)。

1 測試系統(tǒng)的電磁屏蔽設計

1.1 屏蔽材料選擇及效能分析

    電磁屏蔽技術作為電磁軌道炮過載測試系統(tǒng)設計的重點，在設計中起著舉足輕重的作用。因此，尋找并采用合適的屏蔽材料，是消除強電磁干擾的關鍵所在。

    目前，常用于電磁屏蔽的材料多為具有良好導電性能和導磁性能的金屬材料（如導電率較高的紫銅、純鋁，導磁率較高的45#鋼、純鐵、坡莫合金），以及可作為電磁密封襯墊的彈性導電橡膠等材料^[4]。

    材料屏蔽的效果由屏蔽體對電磁場強度削弱的程度決定，一般用屏蔽效能（SE）來表示，通常定義為空間內某點未加屏蔽時的電場強度E₀（或磁場強度H₀）與加屏蔽后的電場強度E_S（或磁場強度H_S）的比值，以dB作為單位^[5-6]：

    在對大多數(shù)電子產品進行電磁屏蔽時，一般認為屏蔽效能達到30 dB，就能有效屏蔽電磁干擾^[7]。屏蔽材料的各項參數(shù)如表1所示。

    為了有效屏蔽電磁炮膛內復雜的電磁環(huán)境，該設計采用“45#鋼-紫銅-坡莫合金-純鐵-鋁”的多層組合材料作為過載測試裝置的殼體材料，五層金屬采用壓力焊接工藝壓為一體。同時，為避免設備在外部接口處的電磁泄漏，選擇具有彈性且屏蔽性能優(yōu)越的導電橡膠襯墊進行密封，從而達到更好的屏蔽效果。

1.2 測試裝置結構外形設計

    該過載測試裝置的外形尺寸設計為Φ50 mm×75 mm，其平面結構示意圖如圖1所示。

    為了能夠滿足強度的要求，該結構的最外層選擇45#鋼材料；內部依次為紫銅、坡莫合金、純鐵和純鋁，多層金屬材料得以有效削弱電磁場造成的影響；結構體頂部設計為弧面形狀，并將質軟的軟鋁金屬包裹于結構頂部，目的是在設備落地回收時起到緩沖作用。

    該測試裝置的主結構三維模型圖如圖2所示。加速度傳感器固定于純鐵層圓筒的底面上，介于鋁筒與主結構體之間；鋁筒結構內部放置電路板與電池組，傳感器的信號線與供電線通過鋁筒底部的走線孔連接到采集電路板上；結構內部空隙部分通過聚氨酯灌封膠固化填充。多層金屬材料制作而成的結構殼體對電磁場起到了有效的屏蔽作用。

2 系統(tǒng)硬件電路設計

    過載測試系統(tǒng)主要功能是獲取運動載體的加速度信息，并對加速度模擬量經(jīng)過數(shù)字量化及編碼后，將數(shù)據(jù)進行存儲，最后在試驗完成后將數(shù)據(jù)可靠地回讀^[8-9]。

    該采集存儲系統(tǒng)主要由A/D轉換單元、FPGA控制單元、數(shù)據(jù)存儲單元、電壓轉換單元組成，原理框圖如圖3所示。系統(tǒng)采用外部斷線觸發(fā)上電，經(jīng)過程序延時之后，各模塊開始工作。當A/D轉換模塊采集的信號大于所設定的閾值時，開始觸發(fā)數(shù)據(jù)存儲狀態(tài)，F(xiàn)PGA控制單元將編碼后的數(shù)字信號進行緩存及打包，最后發(fā)送到FRAM數(shù)據(jù)存儲單元。

2.1 FPGA控制模塊 

    受整個系統(tǒng)結構小型化的限制，各元器件的選型都是本著節(jié)省空間的原則，選擇小封裝的芯片。該系統(tǒng)主控芯片選用系統(tǒng)ACTEL公司的FPGA，型號為AGLN250-CS81,尺寸僅為5 mm×5 mm，大大減小了PCB布局空間。該系列FPGA采用Flash結構，無需外圍配置芯片，具有單芯片、非易失性、上電即行等優(yōu)點，方便設計與開發(fā)。

2.2 電路系統(tǒng)低功耗設計

    為使得該測試系統(tǒng)擁有較長的續(xù)航時間，以保證系統(tǒng)在電量充足的狀態(tài)下正常工作，本系統(tǒng)提出了電路的低功耗設計，主要從兩方面進行：(1)選擇功耗較小的電子元件；(2)從硬件電路設計方面考慮。該系統(tǒng)在低功耗狀態(tài)下的電流不超過7 mA。

2.2.1 FPGA低功耗設計

    該系統(tǒng)控制模塊所選擇的IGLOO系列FPGA是一款超低功耗芯片，它在其特有的Flash*Freeze睡眠模式下最低功耗僅為5 μW，且能保證內部RAM和寄存器正常工作^[10]。當外部FF管腳為低電平時,FPGA進入待機睡眠模式；當外部FF管腳為高電平時， FPGA正常工作。睡眠模式的內部控制原理如圖4所示。

2.2.2 邏輯低功耗設計

    該系統(tǒng)所需的電壓包括5 V和2.5 V模擬電壓，以及3.3 V和1.5 V數(shù)字電壓，均由SPX3819系列芯片轉換得到。低功耗設計的電路原理圖如圖5所示。

    低功耗設計的工作過程為：系統(tǒng)觸發(fā)上電以后，系統(tǒng)處于低功耗模式。在該模式下，數(shù)字電壓3.3 V和1.5 V電源芯片使能端有效；模擬電壓5 V和2.5 V電源芯片的使能信號PWON置低電平，調理電路不供電。同時，給A/D轉換芯片AD7983和存儲芯片F(xiàn)RAM供電的3.3 V隔離電壓輸出由電子開關ADG801使能端APEN控制。系統(tǒng)延時結束后，F(xiàn)PGA控制PWON和APEN置高電平，此時低功耗模式結束，采集存儲系統(tǒng)開始工作。

3 系統(tǒng)邏輯控制設計

3.1 系統(tǒng)負延時邏輯設計

    負延時設計的目的是為測試裝置預留出安裝準備時間，使測試系統(tǒng)在工作之前處于低功耗待機模式。負延時程序的流程如圖6所示。

    系統(tǒng)負延時的具體步驟為：系統(tǒng)上電后，F(xiàn)PGA首先完成初始化，然后啟動延時功能；在延時過程中，定義兩個計數(shù)器，秒計數(shù)器的進位作為分計數(shù)器的增加信號；當計數(shù)器增加到與設置好的延時時間相同時，則延時結束，模擬電路和電子開關的上電使能信號置高電平，系統(tǒng)進入采集狀態(tài)。  

3.2 數(shù)據(jù)存儲控制邏輯設計

    該系統(tǒng)選用的存儲器件為FRAM鐵電存儲芯片F(xiàn)M25H40C。數(shù)據(jù)存儲狀態(tài)的具體步驟為：(1)系統(tǒng)延時結束后，電路上電各模塊開始工作；(2)FRAM初始化后進入待存儲狀態(tài)；(3)當A/D模塊采集的電壓信號大于所設定的閾值時，開始觸發(fā)數(shù)據(jù)存儲，此時FPGA給FRAM發(fā)送寫指令；(4)當寫指令到來時，數(shù)據(jù)循環(huán)寫入FRAM，首先完成FRAM的寫使能，使能代碼為06H，然后寫入寫數(shù)據(jù)指令，指令代碼為02H，后接24位地址，最后寫入循環(huán)數(shù)據(jù)；(5)數(shù)據(jù)循環(huán)寫入FRAM，直到收到結束指令后停止寫入數(shù)據(jù)，數(shù)據(jù)存儲狀態(tài)結束。數(shù)據(jù)存儲控制邏輯的程序流程圖如圖7所示。

4 系統(tǒng)測試

    過載測試裝置首先做了模擬沖擊測試的試驗，實驗結果如圖8所示。沖擊試驗中測得的最大加速度為28 647 G，試驗結果表明，該過載測試裝置能夠完成高過載參數(shù)的采集。

    測試裝置又在某研究所進行了電磁炮的實彈測試試驗，測試結果如圖9所示。過載測試裝置測得電磁炮彈丸在發(fā)射過程中的最大加速度為25 763 G。試驗結果表明，該裝置能夠有效屏蔽強電磁干擾，并完成強電磁環(huán)境下過載參數(shù)的采集與存儲。

5 結束語

    本文設計的電磁軌道炮膛內過載測試裝置采用了電磁屏蔽技術、低功耗設計和數(shù)據(jù)采集存儲技術，能夠保證系統(tǒng)在強電磁環(huán)境下正常工作。在試驗中，系統(tǒng)成功完成了電磁炮彈丸瞬態(tài)過載參數(shù)的記錄，具備抗干擾能力強、功耗低、可靠性高等優(yōu)勢。

    電磁軌道炮過載測試系統(tǒng)的研究，對電磁炮的發(fā)展和改進、對我國武器裝備的不斷創(chuàng)新有著重要的意義和價值。   

參考文獻

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作者信息:

馬子光1，2，馬游春1，2，孫宇夢1，2

(1.中北大學 電子測試技術國家重點實驗室，山西 太原030051；

2.中北大學 儀器科學與動態(tài)測試教育部重點實驗室，山西 太原030051）