5 月 23 日消息，SK 海力士產量主管 Kwon Jae-soon 近日向英國《金融時報》表示，該企業的 HBM3E 內存良率已接近 80%。
相較傳統內存產品，HBM 的制造過程涉及在 DRAM 層間建立 TSV（Through Silicon Via）硅通孔和多次的芯片鍵合，復雜程度直線上升。一層 DRAM 出現問題就意味著整個 HBM 堆棧的報廢。
▲ HBM 內存結構示意圖。圖源 SK 海力士
因此 HBM 內存，尤其是采用 8 層乃至 12 層堆疊的 HBM3E 產品，天生在良率方面落后于標準 DRAM 內存。
韓媒 DealSite 今年三月初稱當時 HBM 內存的整體良率僅有 65% 左右。這樣看來，SK 海力士近期在 HBM3E 內存工藝良率方面實現了明顯改進。
Kwon Jae-soon 也提到，SK 海力士目前已將 HBM3E 的生產周期減少了 50%。更短的生產用時意味著更高的生產效率，可為英偉達等下游客戶提供更充足的供應。
這位高管再次確認 SK 海力士今年的主要重點是生產 8 層堆疊的 HBM3E，因為該規格目前是客戶需求的核心。
Kwon Jae-soon 表示：“在這個人工智能時代，提高產量對于保持領先地位變得越來越重要。”
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