中文引用格式： 秦立君，余永濤，羅軍，等. 基于ATE的千級(jí)數(shù)量管腳FPGA多芯片同測(cè)技術(shù)[J]. 電子技術(shù)應(yīng)用，2024，50(7)：51-54.
英文引用格式： Qin Lijun，Yu Yongtao，Luo Jun，et al. Research on multi-chip simultaneous testing method for field programmable gate arrays[J]. Application of Electronic Technique，2024，50(7)：51-54.
引言
現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）具有邏輯密度高、可重復(fù)配置、在線編程等優(yōu)點(diǎn)[1]。伴隨半導(dǎo)體制造工藝技術(shù)的不斷進(jìn)步，F(xiàn)PGA向著高速、大容量、高密度、多功能的方向快速發(fā)展，內(nèi)部資源規(guī)模達(dá)到千萬(wàn)門級(jí)甚至億門級(jí)，芯片管腳數(shù)量從幾百提升到1 000 pin以上。
芯片測(cè)試是保證FPGA產(chǎn)品質(zhì)量的重要途徑，隨著FPGA芯片集成規(guī)模不斷增大，芯片管腳數(shù)量越來(lái)越多[2]。同時(shí)隨著國(guó)產(chǎn)FPGA芯片市場(chǎng)規(guī)模和應(yīng)用需求的增加，單一型號(hào)量產(chǎn)規(guī)模已達(dá)到幾萬(wàn)到幾十萬(wàn)片，芯片量產(chǎn)測(cè)試需求量激增，對(duì)FPGA的高效快速測(cè)試提出了需求[3-4]。
基于自動(dòng)化測(cè)試系統(tǒng)(Auto Test Equipment，ATE)的多芯片同測(cè)技術(shù)是實(shí)現(xiàn)高效快速測(cè)試的有效手段，目前，王曄等提出一種片上系統(tǒng)（System on Chip，SoC）的并行測(cè)試方法，對(duì)SoC芯片并行測(cè)試技術(shù)進(jìn)行了研究[5]；劉媛媛、陳真等對(duì)基于ATE的微控制單元（Microcontroller Unit，MCU）芯片并行測(cè)試技術(shù)開展了研究分析[6-8]；唐彩彬等設(shè)計(jì)了8site電源芯片的測(cè)試電路外圍，實(shí)現(xiàn)了對(duì)晶圓進(jìn)行8Die并行測(cè)試[9]。但以上研究的技術(shù)不適用于FPGA的測(cè)試，主要由于目前大規(guī)模先進(jìn)FPGA芯片管腳數(shù)達(dá)到1 000 pin以上，芯片的測(cè)試需求量大，而現(xiàn)有集成電路ATE測(cè)試機(jī)臺(tái)通道數(shù)一般不超過(guò)2 000。ATE測(cè)試系統(tǒng)由于測(cè)試通道資源的限制，對(duì)于千級(jí)數(shù)量管腳的FPGA芯片，現(xiàn)有ATE測(cè)試機(jī)臺(tái)只能進(jìn)行單芯片測(cè)試。因此，對(duì)于大規(guī)模千級(jí)數(shù)量管腳FPGA芯片，存在芯片測(cè)試時(shí)間長(zhǎng)、測(cè)試成本高和測(cè)試效率低的問(wèn)題，嚴(yán)重影響量產(chǎn)芯片的規(guī)模測(cè)試[10]。
本文針對(duì)千級(jí)數(shù)量管腳超大規(guī)模的FPGA芯片，提出了一種FPGA單芯片全 pin 測(cè)試和4 芯片有效pin 同測(cè)的方法，基于FPGA的可編程特性，形成了基于ATE的千級(jí)數(shù)量管腳FPGA多芯片同測(cè)技術(shù)。
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作者信息：
秦立君，余永濤，羅軍，李軍求，龐水全
（工業(yè)和信息化部電子第五研究所，廣東 廣州510610）
