隨著世界經濟的發展，城市規模逐漸擴大，大型結構工程越來越多，而頻繁發生的地震災害給這些大型結構帶來一定程度的損害和破壞，尤其是強震的發生，不僅會直接造成人員傷亡和巨大的經濟損失，而且極易引起嚴重的次生災害。因此進行大規模典型結構強震觀測、加強抗震減災建設成為重點任務。結構強震觀測已經由專業的地震學研究逐步擴展到防災減災、城市及重大工程強震預警等相關領域。這些因素又進一步促進了強震觀測儀器研制、強震觀測臺網建設、強震觀測和數據處理技術、理論研究等不斷深入發展。
　　在2001年前，中國強震觀測臺網的強震動觀測儀器數量少、功能落后并且分布不均，而由企業出資架設的強震儀器又沒有有效管理、充分運行。為了改善這一局面，中國地震局于2001年啟動了“數字地震觀測網絡”項目，旨在擴展中國地震動及強震動數字觀測網絡，因此需要增設和更新大量功能先進的數字化、網絡地震動記錄儀。該類型儀器應具備大存儲容量、自動震動觸發、自動報警、本地串口通訊、遠程Modem通訊、遠程TCP/IP網絡通訊等功能。這些先進功能為強震動數據記錄、存儲、強震動記錄以及相關地震信息自動傳輸創建了硬件基礎。
1 概述
　　目前國外的強震觀測儀器多采用24位△-Σ技術，可以實現120dB大動態范圍信號的地震信號采集。而中國生產的多數強震儀器多采用二十世紀90年代的并行16位A/D" title="A/D">A/D轉換技術，其動態范圍有限。中國地震局工程力學研究所的科研人員經過努力完成了采用24位△-Σ技術的多通道大容量同步精密強震記錄器的研制。該多通道數字強震記錄器主要由模/數轉換電路、數據采集控制電路、工控計算機主板、鍵盤、顯示器等相關配件組成，其工作原理圖如圖1所示。

2 前置及模/數轉換電路
　　24位強震記錄器由于其測量范圍較大、測量電路靈敏，極易引入干擾信號^[1]，因此電路設計上要仔細考慮隔離、抗干擾、屏蔽等問題，如前置調理電路與A/D轉換電路的靜電屏蔽、模擬電源與數字電源要完全隔離。每一塊模/數轉換電路板包含九個測量通道，對于64通道的強震記錄器而言（其中包含一個時間通道），共需要七塊模/數轉換電路板。該模/數轉換電路主要由前置調理電路、A/D轉換電路所組成。下面就從電路設計角度分別介紹這兩部分及其電源處理電路。
2.1前置調理電路
　　多通道大容量同步精密強震記錄器最多可以同時測量64個通道信號，每個測量通道的前置調理電路完全相同并且各自獨立^[2～3]，其單通道前置調理電路原理圖如圖2所示。其中,輸入端的外界輸入信號幅值范圍為-5V～+5V，該信號疊加上由參考電壓電路輸出的+5V參考電壓后形成一個有效范圍為0V～10V的正極性電壓，輸入到1倍正向放大電路，經過正向放大電路驅動后再進行二階低通濾波，在圖2中節點2處形成有效輸出電壓，該輸出電壓連接到模/數轉換器的+V_in端。同時為了使模/數轉換器正常工作，由圖2中節點3處提供2.5V參考電壓連接到模/數轉換器的-V_in端和V_REF端。

2.2 A/D轉換電路
　　該強震記錄器選用△-Σ結構的ADS1252作為模/數轉換器件。ADS1252是一個高精度、寬動態范圍的△-Σ模/數轉換器，具有24位分辨率、由單5V電源供電，可以完成一個通道的24位模/數轉換。該芯片的設計使用比較簡單，只要滿足圖3所示的管腳CLK（時鐘信號）、SCLK（串行移位輸出時鐘信號）的工作時序，就能夠完成模擬信號到24位數字信號的數據轉換過程。一個數據轉換周期需要384個時鐘周期，其中，DRDY需要36個時鐘周期，DOUT需要348個時鐘周期（見圖3的數據轉換周期時序）。一個轉換周期期間，在DOUT時鐘周期內，ADS1252的DOUT管腳就依次輸出24位二進制轉換結果。最后通過三片串/并轉換芯片74HC595，即可將24位串行數據轉化為三個8位并行數據輸出。

2.3 電源處理電路
　　為了提高測量精度、避免電源干擾，在電路設計中，模擬電路電源與數字電路電源完全分開，并且將模擬電路中前置調理電路與模/數轉換器的電源分開，其中，前置調理電路中所有的運算放大器電源為獨立的穩壓電源，所有A/D轉換器的電源為另一個獨立的+5V穩壓電源，每一個電源部分都進行必要的濾波。圖4為前置及模/數轉換電路的電源處理電路。

3 數據采集控制電路
　　對于多通道大容量精密同步強震記錄器而言，其數據采集控制電路板是內部核心電路板，它負責強震記錄器內部邏輯控制與協調工作，即模/數轉換的啟停控制、讀取與發送所有通道的模/數轉換數據、數據的降噪濾波初級計算、讀取兩種時間模塊的時間及時間校正、與工控計算機主板進行通信、數據傳輸等多種功能。其內部電路共分為CPU控制電路、時間服務電路、數據存儲模塊和邏輯控制電路三大部分，各部分在TMS320VC33微控制器的協調下工作。

3.1 時間服務電路
　　由于強震記錄器必須具備時間服務電路，并且該時間電路能提供高精度的實時時鐘，為提高時間服務電路的精度及速度，本記錄器中采用圖5所示的實時電路。該時間服務電路主要由作為CPU的單片機（時間服務電路的CPU）、實時時鐘芯片、GPS（內含實時時鐘功能）、可編程器件組成。單片機分別通過不同的端口讀取兩個不同類型時間設備的時間數據值，當需要GPS時間數據值時，單片機通過串口來操作讀取該數值；當需要實時時鐘的時間數據值時，通過并口從實時時鐘芯片中獲得該時間值，最后都由單片機經并口寫入先進先出器件（即FIFO）中。在多通道強震記錄器啟動后，如果GPS能夠成功定位，該記錄器自動用GPS的時間數據來校正實時時鐘的時間。但是在強震記錄器采樣過程中不能進行校正，因為這會造成一定延遲而使數據采集控制電路沒有足夠的時間進行測量數據處理。
3.2 CPU控制電路
　　為了提高該多通道強震記錄器的數據采集及運行速度、降低記錄器功耗，在采集控制電路設計時，選用32位浮點型DSP芯片TMS320VC33作為采集電路板的CPU。該芯片運算速度快而且器件功耗低，支持32位指令字、24位地址線，外圍接口有兩個32位時鐘，四個外部中斷、一個串口，并且提供兩種低功耗運行方式。該DSP芯片負責控制啟停模/數轉換、順序地讀取各個測量通道中的采樣數據并存儲到FIFO中、從FIFO中讀取數據以及通過BAB總線與工控計算機主板進行通信,傳送各種命令信息和數據信息。
3.3 數據存儲模塊及邏輯控制電路
　　在多通道強震記錄器中，通道測量數據和時間數據都存儲在一個器件，即FIFO（先進先出）中。在該FIFO中依次存儲時間數據、第一個采樣通道數據、第二個采樣通道數據……最后一個采樣通道數據。對FIFO數據的寫、讀控制均由邏輯控制電路協同完成。同樣，DSP數據采集電路板中的實時時鐘電路、CPU控制部分依靠邏輯譯碼電路和中斷機制來協調共同完成數據采集和數據傳輸功能。其總體邏輯控制原理如圖6所示。