SFF SDR（小型軟件定義無線電）開發(fā)平臺是一種模塊化的 RF/IF/基帶平臺（圖 1 和圖 2）。該平臺展示了 Xilinx 和德州儀器 (Texas Instruments, TI) 的最新芯片產(chǎn)品以及最新高級設(shè)計流程和軟件架構(gòu)。 這個平臺還為手持設(shè)備開發(fā)人員提供了特定的關(guān)鍵功能，如實時功耗配置和監(jiān)測。

　　圖 1 – SFF SDR 開發(fā)平臺的模塊平臺

　　此平臺是德州儀器、Xilinx 和 Lyrtech 以及眾多主要軟件工具供應(yīng)商聯(lián)合開發(fā)的成果。 此平臺具有一個 Xilinx® Virtex-4 器件，該器件的先進功能可為您開發(fā)高效的功耗優(yōu)化設(shè)計助一臂之力。

　　本文將討論組合 DSP/FPGA 架構(gòu)和設(shè)計的趨勢及其在 SFF SDR 開發(fā)平臺中體現(xiàn)的方法。 本文還將介紹用混合設(shè)計流程（對于 FPGA 使用基于模型的開發(fā)方法，對于片上系統(tǒng)的 DSP 使用 C/匯編語言）設(shè)計的簡單的家用無線電服務(wù) (FRS) FM 調(diào)制方法和較復(fù)雜的 GSM 調(diào)制方法。

　　圖 2 – SFF SDR 開發(fā)平臺的框圖與技術(shù)

　　SFF SDR 開發(fā)平臺

　　SFF SDR 開發(fā)平臺提供從天線到基帶處理的完整信號鏈。 可以用這套系統(tǒng)為軍事、公安和商業(yè)應(yīng)用創(chuàng)建單協(xié)議或多協(xié)議無線電手持設(shè)備。 這套系統(tǒng)還可用作快速原型設(shè)計和測試平臺。 另外，該平臺為了與 The MathWorks 的 Simulink 基于模型的設(shè)計 (MBD) 工具一起使用而進行了集成，所以可以選擇使用 C/HDL 或 MATLAB Simulink 快速測試概念驗證設(shè)計以及對架構(gòu)進行成本和功耗優(yōu)化。

　　與市場上其他 SDR 開發(fā)產(chǎn)品不同，SDR 開發(fā)平臺是軟硬件共同開發(fā)環(huán)境，可為多協(xié)議 SDR 設(shè)備提供全套構(gòu)件，包括 RF 前端模塊、模數(shù)及數(shù)模數(shù)據(jù)轉(zhuǎn)換模塊和數(shù)字處理模塊。 通過將基帶、IF 和 RF 分割成分立模塊而非采用單一混合架構(gòu)，就可以用替換己方或第三方模塊的方法增強您的無線電開發(fā)能力，并進行成本和功耗優(yōu)化。 這一靈活性至關(guān)重要，因為它使您有能力針對日新月異的行業(yè)要求調(diào)整自己的產(chǎn)品。

　　基帶模塊具有一個 Xilinx Virtex-4 SX35 FPGA 和一個 TI TMS320DM6446 芯片。 TI 芯片包含一個 TMS320CC64x+ DSP 內(nèi)核和一個 ARM9 通用處理器內(nèi)核。 SDR 開發(fā)平臺具有一個獨特的功耗測量 API。 此 API 可測量 FPGA、DSP 和 ARM 的加載并報告實時功耗數(shù)據(jù)。 這樣，您就可以提取特定數(shù)據(jù)速率下的突發(fā)和峰值功耗等重要信息，從而準確地估計電池壽命。 您還可以快速估計不同系統(tǒng)配置的功耗影響。 例如，您可以嘗試在 FPGA 和 DSP 之間進行不同的系統(tǒng)功能分配，以獲得最佳的功耗/性能平衡。

　　FRS 和 GSM 應(yīng)用示例

　　SFF SDR 開發(fā)平臺包含一個基本應(yīng)用示例： 簡單的 FRS FM 波形。 圖 3 所示示例完全采用基于模型的方法設(shè)計，以便顯示該平臺的快速原型設(shè)計功能。 此應(yīng)用還說明了如何在 DSP 和 FPGA 之間分配應(yīng)用功能，并且說明了將不同處理部分從 FPGA “轉(zhuǎn)移”到 DSP（以及相反過程）的效果。

                                 
   ( a)                                   (b)
圖 3 – 用“完全基于模型設(shè)計”的方法設(shè)計簡單的  FRS 波形。 圖 3(a) 所示為 DSP 處理（Tx 端）；圖 3(b) 所示為 FPGA 處理（Rx 和 Tx 端）。

　　圖 4 所示為使用 Simulink/Xilinx System Generator for DSP 中基于模型的方法實現(xiàn)的 GSM 物理層的 FPGA 部分。 此模型實際上是一個可執(zhí)行的框圖，其中所有信號處理功能都可以通過結(jié)合 Simulink 信號源、信道仿真、輸出示波器和數(shù)據(jù)誤碼率分析進行仿真和驗證。

　　這一方法的優(yōu)點是，一旦完成仿真，即可將模型綜合到 FPGA 比特流中去用實際信號執(zhí)行。

　　我們先淺釋開發(fā)過程，然后對非常具體的 DSP 相關(guān)實現(xiàn)和時序?qū)崿F(xiàn)方面進行較深入的探討。

　　該 GSM 項目當(dāng)初的目標器件是 Virtex-II 系列，用一個 Virtex-4 器件對同樣的 System Generator 模塊進行了重新綜合和重新驗證。 可見采用基于模型的方法的最主要好處就是 便于器件重定向。

　　圖 4 – GSM 物理層的 FPGA 模型

　　這種重定向的實現(xiàn)方法尚可通過第一關(guān)，但是，使用 Virtex-4 FPGA 中 DSP48 處理單元的更高級功能是為了優(yōu)化設(shè)計，因為優(yōu)化設(shè)計越多功耗就越小。 圖 5 所示為模型的一個關(guān)鍵的高速部件——發(fā)送端 IF 混頻器，其運行速度是 IF 采集速度 (104 MHz)。 優(yōu)化這一部分是降低功耗的關(guān)鍵。 這是通過“調(diào)整”DSP48 微碼（如圖形用戶界面子窗口中所示）實現(xiàn)的，該微碼被編程為執(zhí)行一個乘加指令。 這樣，與 Virtex-II 器件相比，F(xiàn)PGA 資源就會低得多。 由于這一優(yōu)化，用電量（用此平臺的功耗測量功能驗證）也會低許多，Virtex-4 器件的整體功耗配置也會得到改善。

　　圖 5 還顯示了 System Generator 另一個令人非常感興趣的優(yōu)化功能——重定時功能。 這一強大功能使 System Generator 可以在整條流水線的適當(dāng)位置插入鎖存器。 這一自動重新定時功能確實起到了簡化作用，特別是對直接數(shù)字合成 (DDS) 功能等高速部分。

　　Virtex-4 架構(gòu)和工具的使用使 GSM 物理層的實現(xiàn)大受裨益。 就 FPGA 的資源和功耗而言，我們用 SFF 的功耗測量功能大大優(yōu)化了實現(xiàn)過程。 連續(xù)功耗監(jiān)測等其他功能將使您能夠?qū)\算過程中的用電量進行表征，從而進一步實現(xiàn)處理優(yōu)化。

　　圖 5 – 使用微碼自定義 DSP48 處理單元

　　結(jié)論

　　SFF SDR 開發(fā)平臺為手持設(shè)備開發(fā)人員提供了非常靈活的平臺。 此平臺以 TI 和 Xilinx 等芯片供應(yīng)商提供的高級處理器以及 The MathWorks 等主要供應(yīng)商提供的軟件工具為依托，為手持設(shè)備開發(fā)人員提供了一個真正的“樂高模塊箱”，在不斷加速、競爭激烈而又極有前途的無線設(shè)備市場中構(gòu)建出先進的產(chǎn)品。