??? 摘 要： 一種基于FPGA的適用于中小壓縮比情況的時域數字脈沖壓縮" title="脈沖壓縮">脈沖壓縮處理器的實現方案。該處理器具有使用靈活、便于功能擴展、成本低的特點，已用于某雷達信號處理機中，性能穩定。
??? 關鍵詞： 脈沖壓縮? 自適應FIR濾波器? 現場可編程邏輯門陣列
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??? 在現代雷達系統中，數字脈沖壓縮技術以其性能穩定、抗干擾能力強、控制方式靈活等優點而被廣泛使用。基于現場可編程門陣列（FPGA）實現的數字脈沖壓縮處理器受到了國內外學者的青睞[1][2]。
??? 數字脈壓系統實現算法有兩種方案:頻域法和時域法。頻域法的優點是大時寬信號時可采用FFT(快速傅立葉轉換)算法，從而大大減少運算量；但在小壓縮比、距離單元數較大時，相對于時域法成本較高，運算過程較復雜。本文介紹一種基于時域的FPGA數字脈壓處理器，能夠完成四通道63位M序列二相" title="二相">二相編碼數字脈壓，具有使用靈活、便于功能擴展、成本低的特點。
1 設計原理
1.1 時域脈壓算法原理
??? 時域匹配濾波法等效于求離散接收信號與發射信號波形離散樣本之間的復相關運算，其輸入輸出關系可表示為[3]：
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??? 其中si、h和s0分別表示輸入信號、權系數和輸出信號(均為復數)，*表示卷積運算。對于有限沖擊響應的情況，式（1）可寫為：
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??? 對于M序列碼，h(n)應為發射脈沖M序列的本原碼，即發射脈沖碼元。
1.2 FIR實現方法
??? 時域脈壓算法結構清晰，其數字實現系統為FIR濾波器結構。本文設計的四通道63位M序列二相編碼數字脈壓處理器實質是要實現四個高速、高精度的64級數字式橫向濾波器" title="橫向濾波器">橫向濾波器。該濾波器能夠實現高速自適應濾波，其輸入數據和系數均采用二進制補碼形式，濾波系數能夠修改，可以與不同的頻率碼相匹配，模塊具有自檢功能。
在處理器設計過程中,關鍵是充分考慮脈壓算法特點和FPGA結構,減少硬件實現的資源開銷，提高處理速度。為此，可考慮將兩個32級的自適應數字橫向濾波器通過級聯的方式來實現64級自適應橫向濾波器，然后通過“流水線”的設計思想，并行實現四個64級自適應橫向濾波器。在實現32級自適應橫向濾波器時，考慮了兩種實現結構，一種是經典的橫向濾波器結構，如圖1所示；另一種是經過修改的具有相同功能的濾波器結構，稱之為轉置式FIR濾波器，如圖2所示。
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??? 通過分析發現，修改后的濾波器結構中，每個輸入采樣點數據都是同時送到32級的每一級。在每一級中，當前輸入的樣點與存儲在存儲器中的系數相乘，并與前一級的經一個時鐘周期延時后的輸出值相加，從而實現整個脈壓過程。該結構的優點在于不需要給輸入數據提供額外的移位寄存器，也不必為達到高吞吐量給乘積的加法器添加額外的流水線級。所以，在工程實現時采用修改后的結構。
2 脈壓處理器的FPGA實現
??? 脈壓處理器完成的運算操作主要是:乘加運算、系數存取和自檢驗證。實現脈壓處理器的硬件資源主要包括：RAM Blocks(塊靜態存儲器)、MULT 18X18-bit(乘法器" title="乘法器">乘法器)等。Altera公司生產的Stratix系列芯片EP1S25是一種超大規模集成電路芯片, 該系列采用0.13微米和全銅SRAM工藝, 為需要高數據吞吐量的復雜應用進行優化，且片內資源豐富：其中包括25 660個邏輯門，1 944KB的RAM存儲器，40個MULT 18X18-bit、10個數字時鐘管理模塊等。在實際工作中，4路信號采用1片EP1S25完成。圖3給出了基于FPGA實現的數字脈壓處理器的結構框圖(單路)。
2.1 乘法器的FPGA實現
??? 由于所要設計的四通道63位M序列二相編碼數字脈壓處理器含有64×4個乘法器，如果設計不好就會導致資源的浪費和速度的下降。為此，在FPGA的快速陣列乘法器的樹中引入流水線級的思想。FPGA的快速陣列乘法器為實現二叉樹乘法器（并行）[4]提供了條件。二叉樹乘法器的步驟總數為log2(N)，表1顯示了最大吞吐量所需要的流水線級的數量與位寬之間的關系。
??? 根據以上分析，結合實際輸入數據為12位的二進制補碼，濾波系數為4位二進制補碼，因此需要構造含有兩個流水線級的二進制補碼乘法器。乘法器的帶寬為：
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??? 式中W1為輸入數據位寬，W2為濾波系數位寬，L為濾波器的深度，log2L為采用無符號算法時乘積和（SOP）的保護位。當采用有符號算法時保護位個數為(log2L-1)，此時，乘法器的帶寬為：
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??? 對于本濾波器，數據均采用有符號數，W1為12位，W2為4位，濾波器的深度為32級，所設計的乘法器帶寬為20位。
為實現自適應濾波器，濾波器系數需隨外部送來的頻率碼的變化而變化。為此，需要在復位信號(PT5)到來時，在雷達休止期進行系數的重新存儲，以達到匹配濾波的效果。
2.2 自檢碼及脈壓系數存儲模塊的設計
??? 由于自適應濾波系數是4位有符號數，可將兩級相同濾波深度的系數值放到同一個地址單元里，規定高4位是第二級濾波器的系數值，低4位是第一級濾波器系數值，在輸出到數據處理模塊" title="處理模塊">處理模塊進行乘法運算時再將它們分開。由于自檢碼存的是8位有符號數，輸出時也要進行4位符號位擴展。為抗干擾，規定每次在時鐘的下降沿取地址位，存儲器輸出碼值，在每次時鐘的上升沿數據處理模塊讀存儲器送過來的碼值，以減少不確定性。
2.3 邏輯控制模塊的設計
??? 脈壓處理器的工作時序必須與整個雷達的工作時序和自適應濾波的時序相一致。為滿足邏輯要求，設計一個有限狀態機（FSM），把整個時序邏輯過程分為四個狀態，分別是初始狀態（S0）、置數狀態（S1）、計數狀態（S2）、保持狀態（S3）。由于采取的是Mealy型狀態機，故邏輯控制模塊的輸出依賴于數字處理模塊的當前狀態和輸入的值。例如在S2狀態時，當輸入不同時，輸出的值也會不同。采取Mealy型狀態機能夠有效減少一些狀態變量，但帶來的后果是描述難度增加。圖4是整個脈壓處理器的MDS圖。
??? 為了提高抗干擾能力，增加了一些保護邏輯電路，例如在雷達休止期由于干擾而沒有出現復位信號時，狀態機就會做出判斷，直接進入自檢前的狀態，等待自檢信號的到來，避免進入不確定狀態。
3 仿真測試
??? 對所設計的處理器進行了軟件仿真，從圖5中可以清楚地看到處理器的輸入輸出時序。其中x_in_I（Q）PH(L)為輸入數據，pc_I(Q)PH(L)為輸出數據，check_code為自檢時的信號。從圖6中可以看到，脈壓數據在63位M序列碼輸完以后，延遲8個時鐘周期，準確地計算出脈壓值H07C(124)，最大旁瓣-13dB，主副瓣比達到19.6dB，滿足設計要求。完成仿真后，在QUARTUS編譯后下載到Altera器件EP1S25中進行了調試，與仿真結果一致。
圖5 處理器的仿真波形（一）
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圖6 處理器的仿真波形（二）???
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??? 采用超大規模FPGA并結合流水線設計，降低了處理時間,減少了設計成本，取得了較好的效果。整個處理器共使用了22 405個邏輯單元(LC)，占到了芯片總邏輯單元的87％，使用了99 840bit的內存，占到了芯片總內存的5％，以87.57MHz的Registered Performance運行，工作性能穩定。目前該處理器已應用于某信號處理機中。
參考文獻
[1] LIU Zhenyu.Tracking radar digital matched-filter ASIC?design and its error analysis.IEEE?5th International Conference on?ASIC，Tsinghua University，2003：777-782.
[2] DAY R H，GERMON R，O NEILLl?B C.A real time digital signal processing solution for radar pulse?compression.IEE Colloquium on?Digital Filters，1998，252：1-6.
[3] 馬曉巖，向家彬，朱裕生，等.雷達信號處理[M].湖南：湖南科學技術出版社，1999.
[4] ARMSTRONG J R.Chip-level modeling with VHDL，Prentice Hall?PTR，Englewood Cliffs，NJ，1999.