????這種實現方案既能滿足信號處理的高速度和高精度的要求，且具有一定的靈活性和可擴展性，同時還能滿足系統的功耗、體積、重量和可靠性要求。
2 信號處理機的設計與實現
2.1 ADC轉換電路設計
??? ADC轉換電路負責將雷達接收機輸出的目標回波I/Q視頻信號轉換為數字信號。雷達采用脈沖多普勒體制，雷達發射脈沖寬度為200ns，為了保證在每個距離波門都能采到一點，ADC轉換時鐘至少為5MHz，且與發射脈沖嚴格同步，以保證各距離波門的采樣位置相對發射脈沖的延時一致。采樣時鐘的相位可以在一定范圍內調整，以控制采樣時刻相對發射脈沖的延時。本雷達作用距離為360m，另外為了進行接收機狀態在線監測和校準，還在有效作用距離外發送參考信號，因此在進行數據鎖存時，需要將發射脈沖后12個采樣脈沖以及參考信號所在波門的數據進行鎖存。ADC轉換電路時序如圖2所示。其中T0為發射脈沖同步信號，ADCLK為采樣時鐘，T1為數據鎖存控制信號。T1信號前一個脈沖寬2 400ns，用于鎖存有效作用距離內的回波采樣信號；后一個脈沖寬200ns，用于鎖存參考信號采樣。ADCLK和T1由接收機輸出60MHz時鐘分頻產生，該時鐘與T0嚴格同步。ADCLK與T1相對于T0的延時通過控制分頻器的起始相位進行調整，以確定距離波門的采樣位置。

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2.2 脈沖積累電路設計
?? ?脈沖積累電路負責將ADC轉換的結果按距離波門進行可變次數的積累，以提高回波信號的信噪比。由于雷達脈沖重復頻率遠大于目標多普勒信號頻率，在不發生模糊的條件下，脈沖積累不但提高回波信號的信噪比，而且能降低實際輸出數據的采樣率，從而降低信號處理的速度和存儲量要求。脈沖積累電路功能為：在每個脈沖積累周期內，對每個發射脈沖回波信號按距離波門將ADC轉換數據依次進行累加，并將累加結果輸出到存儲控制電路。脈沖積累電路由數據輸入控制器、累加器、中間結果存儲器以及輸出控制器組成。其組成如圖3所示。

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??? 脈沖積累時序如圖4所示。其中T1為距離波門鎖存信號，負責按距離波門鎖存ADC轉換數據，讀取中間結果，并將累加結果存儲至中間結果存儲器；T2為累加起始控制信號，用于清零中間結果鎖存器，開始新的積累過程；T3為輸出控制信號，用于積累結束后將累加輸出至存儲控制器。通過調整T2和T3的位置則可獲得不同的積累次數。

2.3 存儲控制電路設計
??? 存儲控制電路負責將經過ADC轉換和脈沖積累的雷達回波信號分別送入數據存儲器和FFT處理器，且能在DSP處理器的控制下將存儲器中的存儲結果輸出。存儲控制電路由用于產生存儲數據地址的存儲地址產生器和用于控制數據存儲器總線控制權的總線切換電路組成。
??? 數據存儲階段，存儲地址產生器控制數據存儲器的總線，將輸出進行存儲。數據輸出階段，則通過總線切換將數據存儲器的總線控制權交由DSP控制，DSP將數據讀出并通過數據輸出接口輸出。
??? 為了正確保存目標過靶前后的回波數據，數據存儲采用循環存儲方式，即在檢測到目標前，數據在存儲器中按一定格式順序存儲，存儲到存儲器末地址后，則回到存儲器首地址繼續存儲數據；當檢測到目標后，繼續存儲一定數量的數據，然后結束存儲。這樣不但能存儲檢測到目標后的回波數據，而且能夠保存一定數量的檢測到目標前的回波數據，從而能夠適當提高檢測門限，降低虛警概率，而在事后數據處理過程中，利用更復雜的檢測算法完整得到目標過靶前后的回波數據，計算脫靶量測量結果。
2.4 FFT處理器設計
??? FFT處理器用于將脈沖積累后的雷達回波數據以512點為一幀完成去直流、加窗、FFT、求模平方以及累加運算。信號處理器的存儲單元保證了整個信號處理器的流水工作方式,提高了整體處理速度。其功能框圖如圖5所示。

??? 去直流運算用于去除回波信號的直流成分，以便充分利用FFT處理器的動態范圍，減少固定雜波的影響。加窗運算則用于以降低頻譜泄漏。加窗運算器由窗函數存儲器和乘法器組成，窗函數存儲器存儲窗函數的量化值。將數據和窗函數值讀出送至乘法器的輸入端，完成乘法運算后，將結果截斷送至FFT運算器，完成加窗運算。兩個乘法器并行處理，以便同時對I、Q數據進行加窗運算。
??? FFT運算用于將數據轉換到頻域以實現多普勒濾波器組。折中運算精度和速度，本設計FFT運算器采用逐級流水結構的16位塊浮點結構實現按時間抽取基2（DIT-2）FFT運算。塊浮點算法相對定點運算有較高的精度,相對浮點運算硬件結構簡單,是定點和浮點運算的折衷,從而保證了信號處理機的高速和高精度要求^[3]。
??? 模平方運算用于將FFT運算結果就模平方獲得雷達回波信號的功率譜以便進行目標檢測。模平方運算由乘法器和加法器組成，其工作過程為首先將FFT結果的實部和虛部分別讀入兩個乘法器的輸入端與自己相乘，然后將兩個乘法器的輸入相加即得模平方結果。
??? 累加運算用于將多路接收機的回波共功率譜按距離波門進行累加，從而減小功率譜的方差，降低恒虛警檢測的虛警概率。
??? FFT處理器在每幀時間段內要對所有4路接收機12個距離波門的雷達回波數據進行處理，處理完畢后，FFT處理器自動通知DSP將結果讀出進行恒虛警檢測。
2.5 恒虛警檢測器設計
??? 恒虛警檢測器用于在回波中檢測目標，采用單元平均恒虛警檢測方案，由DSP處理器實現。
??? FFT處理器完成一幀處理結果后，發送中斷給DSP處理器，DSP處理器按距離波門讀取FFT處理結果，在目標可能出現的頻率范圍內進行選大處理，獲得目標功率的估計值，計算功率譜的均值作為噪聲功率估計值（計算平均時剔除目標所在頻點附近幾點以及存在雜波的低頻分量），再計算兩者的比值并與給定門限進行比較。如果超過門限則認為存在目標，否則認為沒有目標。
??? 為進一步降低虛警概率，在進行恒虛警檢測時采用二元檢測方案，在連續4幀中如果有3幀檢測到目標才給出目標出現信號。
2.6 信號處理機的實現
??? 本文設計的雷達數字信號處理機為基于DSP和FPGA的單板機，根據以上設計，該信號處理機有8路ADC轉換電路、2片FPGA、數據存儲器、DSP處理和外圍電路以及對外接口電路組成。
??? ADC轉換器件選用TI公司的ADS2806，它為雙路ADC轉換器件，可以保證I、Q兩路信號的一致性，采樣率為36MS/s，轉換位寬為12位，滿足系統要求。
??? 脈沖積累和存儲控制采用一片FPGA實現，FFT處理器采用一片FPGA實現。FPGA選用了Xilinx公司的Virtex II系列FPGA實現。脈沖積累和存儲控制FPGA選用XC2V250-6FG456，FFT處理FPGA選用XC2V1000-6FG456。兩片FPGA均采用VHDL語言按自頂向下的方法進行設計。設計文件經過仿真、綜合、映射、布局、布線及仿真，達到設計要求。
??? 數據存儲器采用有掉電保護功能的NOVSRAM。NOVSRAM的讀寫控制時序與普通SRAM一樣，其內部含有鋰電池和保護電路，可以在斷電情況下保存數據。
??? DSP處理器選用ADI公司32位浮點處理器ADSP21060(SHARC)。其外圍電路有FLASH存儲器，用于存儲固化程序；上電復位和看門狗電路，用于監測程序的運行等。
??? 信號處理機對外接口有數據傳輸接口和遙控接口。數據傳輸接口用于輸出存儲器存儲的目標回波數據，采用USB2.0接口，其傳輸速度可達480Mb/s，可以滿足數據高速傳輸的要求。USB2.0接口芯片采用Philips生產的ISP1581實現。遙控接口用于接收遙控指令并返回處理機工作狀態信息，采用并行接口實現，由中斷信號實現握手。
3 恒虛警檢測算法分析
??? 恒虛警檢測算法為整個雷達信號處理機的核心算法，算法采用單元平均恒虛警及二元檢測方案，在FFT處理結果上以頻率分辨單元為基礎進行檢測^[4]。
??? 由于雜波多普勒頻率比目標多普勒頻率低，FFT處理結果中雜波數據主要集中在低頻部分，需檢測的運動目標多普勒頻率范圍位于頻域無雜波區，因此在FFT處理結果中剔除存在雜波分量的低頻部分即可降低雜波對目標檢測的影響。
??? 接收機噪聲可以看作高斯白噪聲，無目標回波數據則為高斯白噪聲的采樣，假設其方差為σ²。如果數據中存在目標回波信號，回波信號幅度為A，則其信噪比為：
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??? 經N點FFT運算后，信號分量幅度為NA，噪聲方差為Nσ²，信噪比為：
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??? 這樣利用R個頻率分辨單元以閾值T進行目標檢測的虛警概率和檢測概率分別為^[4]：
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??? 本文測量雷達目標為過靶段的反艦導彈，其回波在連續數幀內都應該存在，為了進一步降低虛警概率，提高檢測概率，可以采用二元檢測方案，即在連續M幀內如果有多于K幀檢測到目標，則判斷為目標存在。采用二元檢測方案的檢測概率和虛警概率如下^[5]：
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