摘 要：針對復雜數字視頻處理" title="數字視頻處理">數字視頻處理電路的數據處理量大、處理過程復雜、系統工作頻率高、涉及到復雜嚴格的時序邏輯關系的特點，按照場序制彩色FSC" title="場序制彩色FSC">場序制彩色FSC原理和VESA標準，采用現代EDA技術，設計了一個適于FPGA" title="FPGA">FPGA實現的、應用于MD800G6驅動控制器中的復雜數字視頻信號處理器IP核" title="IP核">IP核，給出了各個部分的設計。仿真結果表明了設計的可行性。該設計具有可靠性高、升級容易等特點。
關鍵詞：數字視頻處理  場序制彩色FSC  FPGA  IP核

    進入21世紀，硅基液晶LCoS(Liquid Crystal on Silicon)顯示技術取得了長足的發展，也促進了顯示器的微型化。LCoS微型顯示器是一種新型的單色反射式液晶顯示器件，是半導體VLSI技術和液晶技術巧妙結合的高新技術。由于其自身所具有的體積小、低功耗等獨特優點，該顯示器在軍事和民用領域得到了廣泛的應用，如蜂窩可視移動電話、袖珍式電子字典、掌上型投影儀、GPS觀測器、虛擬現實、可穿戴計算機、視頻游戲等，具有良好的發展前景。MD800G6是比較典型的產品，但它需要設計專門的驅動電路，而其驅動電路中必然存在復雜的視頻處理電路。
    由于復雜的數字視頻處理電路不但需要處理極大的數據量，處理過程復雜，而且系統工作頻率高，涉及到復雜嚴格的時序邏輯關系，如果使用普通的集成電路或芯片，則所耗用資源非常驚人，并且有可能造成時序混亂。而EDA技術在其驅動控制設計上具有很大的優越性和靈活性^[1，2，3]。為了減少系統的體積，提高系統的抗干擾能力，本文按照場序制彩色FSC(Field Sequential Color)原理和VESA標準，采用現代EDA設計方法和Verilog HDL及模塊化的設計方法，設計了一個適于FPGA實現的、應用于MD800G6驅動控制器中的復雜數字視頻信號處理器IP核。

原理分析

場序制彩色FSC原理

    FSC是一種利用灰度級顯示器產生彩色圖像的視頻技術^[4，5]。所謂場序制彩色，就是將每一幀視頻數據劃分為紅（R）、綠(G)、藍(B)三個并行分量，每一個分量稱為一場。顯示器分時按場顯示，即首先顯示紅場，其次是綠場，最后顯示藍場。每一場顯示時用相應的LED光源（分別為紅光、綠光、藍光）照射一段時間，這段時間的長短決定了彩色圖像的色度。由于場刷新頻率（幀頻為60Hz時場頻為180Hz）遠高于人眼的分辨頻率，從而形成了高質量的沒有閃爍的彩色圖像。因此場序制彩色顯示技術又稱為時間混色法，它在顯示原理上不同于通常的空間混色法顯示技術^[6]。FSC技術允許的像素可以比空間混色法技術更大更亮而不影響顯示效果，但對于空間三原色形成的彩色圖像，如果像素太大就會影響圖像質量。
    利用FSC技術可以把并行的VGA RGB信號轉化為串行的序列RGB信號。其時序關系如圖1所示。需要注意，利用FSC技術必須要求VGA格式同時提供每個像素的三個顏色分量。為了將VGA RGB信號轉換到序列RGB信號，驅動控制電路必須能夠緩存每場數據，例如顯示紅場數據時，綠場和藍場數據必須暫存起來，等紅場數據結束時，再把綠場數據從存儲器中取出顯示，依次進行。因此，必須使用大容量的RAM來暫存一幀VGA RGB信號，這個RAM不僅要求容量大，而且速度要求也很高。

VESA視頻信號標準

    在設計驅動控制方案之前，必須先了解來自PC主機VGA接口的VESA視頻信號的時序標準。PC主機VGA接口輸出的視頻信號標準為VESA Version1.0，其分辨率為800×600，刷新頻率為60Hz，行頻37.879kHz，幀頻60.317Hz，像素時鐘40.000MHz，逐行掃描。標準時序如圖2所示。

    標準VGA接口(標準VESA格式)共有15個信號(DB15連接器)，這里只用到RED、GREEN、BLUE三個0.7Vp-p并行模擬視頻輸出信號和Hsync、Vsync兩個同步信號，由于這五個信號不符合MD800G6的要求，所以必須將其進行各種變換處理，轉化為符合MD800G6的信號格式后，才能送入MD800G6中。因此驅動控制器的主要任務就是將來自計算機VGA口的RGB模擬視頻信號數據轉換成符合MD800G6要求的視頻信號，將同步信號Hsync和Vsync轉換成MD800G6的時序標準，換句話說，就是將標準VESA信號經過一系列變化，最終轉換為MD800G6要求的視頻數據格式和控制信號時序，從而使該顯示器能正常工作。
    由于VESA標準的像素總數為480 000，每個像素為8位數據，采用場序制時每幀劃分為三場，所以每幀的數據量為：480 000×3×8位；為了節省存儲器空間，選用32位字長的SRAM，SRAM的存儲深度至少為：480 000×3×8/32=360 000字，約為360 000/1 024=352K字；VESA標準的像素時鐘頻率是40MHz，所以系統工作頻率應最小為40MHz，從而存儲器的存取時間不能高于25ns。選擇兩片相同的SRAM，每一片存儲相鄰的一幀數據。將每片存儲器的空間分為三個部分，分別用來存放紅場、綠場和藍場數據；存儲器內的數據每隔一幀更新一次。

數字硬件電路總體設計方案

    根據原理分析，整個電路由數據處理模塊和時序控制模塊兩大部分組成，而這兩大模塊又分別由三個子模塊和兩個子模塊組成，如圖3所示。

    (1)數據打包模塊：該模塊的功能是在前端有效視頻期間，將來自ADC的三路并行8位數字視頻數據進行組合，并按R、G、B的順序依次存入72位字長SRAM的三個區域中。因此，打包器把每9個8位單色像素數據打包成一個72位的字。為了優化存儲器性能，這些72位的字首先經過一個存儲深度為240個72位字的先進先出存儲器（FIFO）緩存一下，然后用促發方式（burst out）送給SRAM(這240個字包括紅綠藍分量各80個字)。該模塊主要由一個打包計數器和一些組合電路構成的。
    (2)數據解包模塊：該模塊的功能是在后端有效視頻期間，將從SRAM取出的72位數據進行分解并重新組合，形成四路8位并行視頻輸出，如圖4所示。圖中的粗黑線表示不同的72位字的邊界。從圖中可以看出，每9個解包時鐘周期就有4個72位字被解包，每個解包時鐘周期有四組8位數據并行輸出，這四組信號被送到場反相器。由于每個時鐘周期送出的四組數據不一定是從同一個72位字中解包而來的，所以中間需要緩沖器來寄存前一個72位字的部分數據。解包器的數據不是直接來自SRAM，而是先經過一個桶形寄存器（BUCKET）緩存4個72位字，每9個時鐘周期更新一次。該模塊主要由一個解包計數器和一些組合電路構成。

    (3)前端時序變換模塊：該模塊的主要功能是把VESA標準的兩個同步信號Hsync(行同步)和Vsync(幀同步)進行處理，譯碼為前端有效視頻控制信號及其他控制信號，并和打包器同步工作。它主要由水平像素計數器、垂直行計數器、偏移量計數器、鉗位計數器及一些組合電路構成。水平像素計數器在像素時鐘的上升沿加1，在行同步信號的上升沿被復位；垂直行計數器在行同步信號的上升沿加1，在幀同步信號的上升沿被復位。偏移量計數器用來確定所顯示圖像的位置；鉗位計數器產生ADC的鉗位信號。
    (4)后端時序變換模塊：該模塊的基本功能是根據前端時序變換器送來的幀同步控制信號，生成后端有效視頻控制信號及符合微顯示器時序的各個控制信號。它主要由水平像素計數器、垂直行計數器、場計數器及一些組合電路構成，這些計數器分別跟蹤水平像素位置、垂直行位置和當前場的位置，并與解包器同步工作，以使視頻數據與各控制信號有正確的時序關系。水平像素計數器在每一個像素時鐘的上升沿加1，在每一行結束時被復位；垂直行計數器在每一行結束時加1，在每一場結束時被復位；場計數器在每一場結束時加1，在每一幀結束時被復位。
    (5)SRAM控制模塊：該模塊的主要功能是對打包器寫SRAM請求和解包器讀SRAM請求進行仲裁，并生成相應的地址信號。它包括兩個部分，即存儲器寫控制和存儲器讀控制。解包器的讀請求優先于打包器的寫請求，因此當有存儲器的讀請求時，數據的猝發寫SRAM應當暫停，直到讀請求信號消失；這期間為了避免丟失信息，需要保存猝發數據。除了上述功能外，控制器還應該在沒有讀寫請求時讓SRAM處于休眠狀態，以節省能量。
    由于每個場包括600行，每行需要92個72位字（每個字包含了9個像素點數據），所以每一場需要的存儲空間為：92×600=55 200字。故SRAM的地址分配如下：
    紅場區域：0~55 199；
    綠場區域：55 200~110 399；
    藍場區域：110 400~165 599。
    ①存儲器寫控制：由FIFO控制、場計數器、行計數器、地址計數器、加法器及一些組合電路構成。
    ②存儲器讀控制：主要由地址計數器及一些組合電路構成。
仿真結果
    整個系統的工作過程必須依靠嚴格的邏輯時序關系來協調，否則顯示器不能正常工作。本設計經過功能和時序仿真分析，完全符合要求。限于篇幅和系統的復雜性，本文只給出數據處理模塊的簡化時序仿真波形，如圖5所示。仿真波形顯示了設計的正確性和可行性。

    本文提出了適合在FPGA上實現的復雜數字視頻信號處理器IP核，給出了各模塊較詳細的設計，并給出了數據處理模塊的仿真結果。
    本設計克服了使用普通集成電路耗用資源量大和可靠性差的缺點，大大減小了體積并提高了性能，而且修改方便，升級容易，可擴展性強，稍作修改就可以應用于不同的系統。本設計已經成功應用于可穿戴式計算機的微型顯示驅動控制電路中。
參考文獻
[1] 耿衛東，代永平，任立儒等.LCos序彩色顯示控制器的設計[J].液晶與顯示，2003，18(3)：188-192.
[2] 代永平，龔衛東，孫鐘林.硅基液晶顯示器(LCoS)核心—顯示系統芯片的設計分析[J].光電子技術，2001，21（2）：79-88.
[3] DAI Y，GEN W，SUN Zhonglin，et al.Optimizing the design for microdisplay on silicon，creating IP modules
     for a new type of SOC[J].Proceedings 4th International Conference on ASIC，2001：785-788.
[4] CHUNG Y，LEE J，CHAE G.ASIC design of color sequential driver for LCOS(liquid crystal on silicon)  microdisplay devices[C].ICCE，International Conference on Consumer Electronics，2001：6-7.
[5] 代永平，孫鐘林.LCoS微型顯示器的時序彩色化設計[J].現代顯示，2001，（3）：18-23.
[6] 王明臣.彩色電視接收機原理[M].北京：人民郵電出版社，1983：10-100.