引言
ADC 采用逐次逼近型(SAR)結構,具有125kHz采樣速率,12位精度。電容電荷重新分布D/A技術采用電荷按比例縮放子DAC組合,進而大大減小了芯片電容面積,也避免了采用像電阻陣列結構所帶來的固有直流功耗,通過對DAC級間耦合電容值的優化設計,提高了ADC精度。比較器采用自消除失調電壓的開關電容比較器。
據調研,市場上現有觸摸屏控制器芯片主要來自ADI公司(如AD7843、AD7873、AD7877)和TI公司(如ADS7843、TSC2046、TSC2003),對其性能進行對比,如表1所示。
表1觸摸屏控制器芯片性能對比結果
通過對ADC電路進行優化設計,可使觸摸屏控制器的功耗不足1mW,低于表1中現有芯片的功耗。
因此本設計的側重點是在滿足工作電壓、工作溫度的基礎上,使ADC工作在睡眠/喚醒兩種工作模式下,以大大降低功耗。為了實現這一目的,芯片中設計了電壓基準電路模塊,以控制ADC的開啟和關閉。
電路設計與分析
ADC的整體結構設計
SAR ADC包括采樣保持電路、比較器、DAC、逐次逼近寄存器、時序產生及數字控制邏輯電路。模擬輸入電壓(vin)由采樣/保持電路保持,N位SAR ADC需要N個比較周期,同時在當前一位轉換完成之前不得進入下一次轉換。因此該類ADC能夠有效節省功耗和空間,該結構中DAC和比較器設計的好壞對整個ADC轉換精度起關鍵性的作用。
DAC的設計
DAC結構設計
由于在CMOS集成電路中,制造電容比制造電阻更節省芯片面積,而且電容上沒有功率損耗,另外,開關電容網絡可以完成采樣保持的功能,節省了單獨的采樣保持電路。因此,本文選擇采用開關電容網絡構成電荷按比例縮放式DAC。
電荷按比例縮放式DAC主要由按照二進制加權排列的電容陣列組成。電容是CMOS工藝兼容的,而且相對精度高,所以電荷按比例縮放式DAC在CMOS工藝中容易實現。然而當其精度提高時,一方面所需的大電容導致芯片尺寸過大,而且大電容需要大充電電流,充電時間過長;另一方面最高權位和最低權位的電容比例變得很大,比值越大,電容匹配越差。所以高精度DAC通常由低精度DAC通過電容耦合來實現。這種耦合結構成功的關鍵之一是確定耦合電容值。只有選擇合適的耦合電容值,才能保證各位間的權重關系,并實現D/A轉換,如圖1所示。
圖1 電荷按比例縮放式DAC組合的實現
設圖1中A點到地的電容為CA,DAC的縮放通過電容CS實現,CS和LSB陣列的串聯組合必須接于MSB陣列的左側,因此可得：
版圖設計時,為了消除介電松弛對轉換精度的影響,消除電荷擴散和介電極化效應,減少噪聲干擾,電容上極板上會加靜電屏蔽層,并接地。為了消除襯底噪聲,將電容做在阱里,阱接地。電容陣列極板和屏蔽層或阱間形成的寄生電容,使電路中耦合電容兩極板地的寄生電容值增大,使得在確定耦合電容值時,必須考慮寄生電容的影響。
DAC級間耦合電容值的優化設計
圖1中CP1、CP2分別為A、B兩點到地的寄生電容。轉換過程中A、B電荷守恒,于是可得：
C1、C2分別為低權位和高權位子DAC的總容值;CO1和CO2分別是低權位和高權位子DAC的單位容值;K=8,M=4。解方程組,得到輸出電壓為:
由電路參數可知:C02=4C,C01=2-2C=2-4C02,所以：
以高權位DAC為基準,輸出應有如下表達式：
比較式(4)和式(5),可得：
比較式(4)和式(5),可得：
分析耦合電容公式(6)可知,耦合電容大小與低權位寄生電容有關,而與高權位寄生電容無關。高權位DAC的寄生電容不影響高低權位間的比例關系,只影響最終輸出電壓的絕對值。從輸出表達式(5)中可以看到,高權位寄生電容出現在分母中,它會使輸出絕對值變小,所以應該盡量減小高權位寄生電容值。低權位寄生電容也會使輸出絕對值變小,但這個影響很小,和高權位寄生電容的影響相比,幾乎可以忽略不計。根據(6)式,低權位寄生電容出現在耦合電容表達式的分子上, 所以低權位寄生電容越大,耦合電容值也越大,通過增大耦合電容值就可以消除低權位寄生電容的影響。
寄生電容通常由電容極板和屏蔽層或阱形成,因此寄生容值和高低權位寄生電容大小有關系。所以,為了減小高權位寄生電容對輸出電壓的影響,在版圖設計時,應盡量減小寄生。
綜合考慮輸入電容要求及電容匹配精度后,選取做在N阱里的雙poly電容。單位電容取為400fF ,權位電容采用單位電容并聯結構,以提高匹配性。采取中心對稱布局,電容上覆蓋metal2作靜電屏蔽層;N阱和metal2均接地。寄生電容主要包括電容上極板和metal2之間、走線與metal2之間的寄生電容等。雖然高4位子DAC的寄生電容不影響權位間比例關系,但它會使輸出電壓值降低,以致需要更高精度的比較器。所以將覆蓋在高4位子DAC電容上的metal2開孔,減小其寄生容值。
比較器的設計
由于DAC模塊采用的是開關電容網絡,在此將設計一個可消除直流失調電壓的開關電容比較器。開關電容比較器使用組合開關電容和開環比較器。它的優點是,差分信號可用單端電路進行比較,且可對開環比較器直流失調電壓自動校零。
本文采用如圖2所示結構設計SAR ADC中的開關電容比較器。
圖2 開關電容比較器電路圖
當圖2中的開關φ1關閉時,輸入失調存儲在輸入串聯的電容C上,電容C將對比較器的輸入失調電壓VOS自動校零。電容CP表示比較器輸入到地的寄生電容。在φ1相位周期結束時,C和CP上的電壓為：
開關φ2關閉時,
如果CP小于C,那么上式可以簡化如下：
因此電壓V1和V2的差值通過比較器的增益得到放大,后面的鎖存器根據比較器A的輸出產生邏輯電平,輸出Vout,直流輸入失調電壓自動校零。
比較器A電路實現如圖3所示。
圖3 自消除失調電壓比較器電路實現方案
N級比較器的最終失調電壓可表示為：
其中A1~AN為各級的放大倍數,VOSL為鎖存器的失調電壓。根據整個電路的增益要求和失調要求抑制的強度來取值,這里取N=4。
該比較器由三級差分放大器和一個輸出級組成,管子M1、M2、M3、M4在采樣期間導通,通過對電容C1、C2、C3、C4充電,對第二、三、四級差分放大器定靜態工作點,管子M0~M4在比較轉換期間不導通。由于在采樣期間,各級差分輸入端都接靜態工作點電壓,相當于交流地,失調電壓引起的輸出儲存在電容C1、C2、C3、C4上,比較時輸入電壓跟存儲在電容上的失調電壓串聯輸入,這樣可以使輸入端的失調電壓不被一級級放大輸出,從而減小失調的影響。輸出級由一個雙端變單端的差分放大器和兩個非門組成,其功能相當于前述的鎖存器。
比較器的工作時鐘fCLK=2MHz,因此電流源提供的電流要相對大一些,管子M5、M6、M7、M8充當電流源,由vbias控制開關,以確定電路的直流偏置。vbias是比較器電壓基準電路的輸出。
電壓基準電路的設計
由于比較器電路中電源電壓VCC的變化范圍為2.5V~5.3V,其變化范圍較大,因此對于比較器而言,使所有管子都處于飽和狀態的直流工作點并不多。當電源電壓變化時,希望得到穩定的直流偏置電流,即要為圖3中偏置管M5、M6、M7、M8提供一個穩定的基準電壓。理想的基準電流或電壓是與電源和溫度變化無關的,因此采用自舉基準技術,設計如圖4所示。
圖4 閥值基準電路
圖4中管子M5、M6使得電流I1、I2相等。I1流經管M3產生電壓VGS3,I2流過R產生電壓I2R。因為這兩個電壓連在一起,就確定出一個平衡點,用Q表示。描述這個平衡點的方程式為：
因為I1=I2=IQ,可以解出：
首先,I1和I2都不作為VCC函數而隨其改變,于是IQ對VCC的靈敏度基本為零,作用于一個電阻就得到一個基準電壓。
但是,圖4中有兩個可能的平衡點。一個在Q,而另一個則在原點。為了避免電路選擇錯誤的平衡點,必須有一個啟動電路。圖4中的虛線框內即為啟動電路。啟動電路的開啟和關閉由數字信號AN1和AN2控制,為了控制功耗,啟動電路開啟后會馬上關閉。
通過信號sel-y開關控制比較器電路,即sel-y=1時,比較器關閉,sel-y=0時,比較器開啟,使ADC工作在睡眠/喚醒兩種工作模式下,在沒有觸摸事件時,直流功耗大幅度降低。
版圖實現及電路仿真分析
如圖5所示,版圖采用SMIC 2P2M 0.35μm CMOS工藝實現,面積為1600x1700um2。
圖5 觸摸屏控制器版圖設計結果
采用Cadence環境下的Spectre和Spectre Verilog仿真工具進行仿真。提取版圖寄生參數,得到圖1中A、B點的寄生容值分別為212.11fF、278.53fF。根據式(6)可得優化后的耦合電容值CS為1.72pF。
為了測量ADC的DNL和INL,給ADC加了斜波信號。可以從仿真圖中輸出數字碼的文本文件,利用該文件可以通過Matlab程序繪圖并計算其DNL和INL值。繪圖結果如圖6所示,經計算DNL為1/4LSB,INL為-1LSB。
圖6 ADC全范圍仿真圖
從圖6中可見,ADC輸出了4096個臺階,即完成了12位的A/D轉換。
對SAR ADC功耗進行測試,測試結果如表2所示。
表2不同電壓下SAR ADC功耗測試結果
結語
通過對電荷按比例縮放式DAC組合結構中寄生電容對耦合電容影響的分析,給出了耦合電容值的優化設計方法,通過開關電容比較器結構,消除了比較器的失調電壓。優化后的SAR ADC電路滿足二進制權重關系,轉換結果達到了12位的轉換精度。并且成功利用電壓基準電路模塊,使ADC工作在睡眠/喚醒兩種工作模式下,電路功耗大大降低。在時鐘頻率為2MHz情況下測試,SAR ADC功耗小于1mW。結果表明,本文設計的基于觸摸屏控制器的SAR ADC電路功耗低并具有較高精度,可以應用在任何中等精度、中等轉換速率的場合,并且對觸摸屏控制器的優化設計具有很好的指導作用。