| DE2_實驗練習解答—lab6_Adders_Subtractors_and_Multipliers_[Veriglog]_[Digital_logic] | |
| 所屬分類：解決方案 | |
| 上傳者：hbcxzcj | |
| 文檔大小：579 K | |
| 標簽： Altera Verilog Quartus II | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：這部分，很簡單，由2的補碼表示可知，減法運算變為加法，只需要在part I加一個控制信號add_sub,并將其作為cin，當其為1時，即為減法。 | |
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