| AVS視頻解碼中幀內(nèi)預(yù)測模塊的硬件化設(shè)計及SoPC驗證 | |
| 所屬分類：解決方案 | |
| 上傳者：aet | |
| 文檔大?。?span>1043 K | |
| 標簽： SoPC FPGA NIOS II | |
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| 文檔介紹：本文通過研究AVS標準中幀內(nèi)預(yù)測的實現(xiàn)算法，對幀內(nèi)預(yù)測模塊進行了劃分，并根據(jù)各個模塊的實現(xiàn)方法分別對其進行了硬件化設(shè)計。其中，在預(yù)測值計算模塊設(shè)計中，提出了一種關(guān)鍵路徑更短、占用資源更少的可重構(gòu)運算單元，利于流水線設(shè)計，可以提高運行頻率。并且，在參考樣本管理方案中采用了一種環(huán)形Ram預(yù)加載方案，可以有效地提高了預(yù)測速度。借助于基于Nios II 的SoPC系統(tǒng)，通過在Altera公司的Cyclone II FPGA平臺上進行驗證和測試，證明本設(shè)計的幀內(nèi)預(yù)測模塊可以正常工作在100Mhz，解碼速度提高了19.4%。 | |
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