0 引言

    電力線通信(PLC)是指利用電力線傳輸數據和媒體信號的一種通信方式，主要應用場景有3種：寬帶網絡接入、室內設備互連與數據網絡、用電信息采集與電氣設備監控^[1]。前兩種基本上都是采用IEEE P1901和ITU-T G.hn國際標準開發，強調大帶寬、高性能，對功耗沒有很明確的要求；第三種應用中的用電信息采集是目前國內最大的PLC市場，由于國內外低壓電力線信道存在明顯差異，一般采用國內自研的電力線通信標準^[2]，相應的技術有窄帶和寬帶兩種。窄帶PLC存在通信速率低、穩定可靠性差等缺陷，無法滿足智能電網用電環節信息雙向交互業務的需求。寬帶PLC在通信速率、抗干擾能力等方面較窄帶有明顯的優勢，但功耗較大。由于安裝寬帶PLC通信單元的設備供電能力有限以及綠色節能集抄方案對功耗要求較高，這對開發寬帶PLC芯片帶來了較大的挑戰。

1 功耗要求

    國家電網針對用電信息采集系統中的通信單元專門制定了檢驗技術規范^[3]，其中對低壓寬帶PLC通信單元的靜態功耗和動態功耗作了十分明確的要求，功耗要求如表1所示。

    同時國家電網正在著手制定最新的低壓電力線寬帶載波通信技術規范，其靜態、動態功耗將進一步降低。在實際應用中，95%以上的通信單元應用于單相載波電能表，功耗要求也最為嚴格，本文將對此進行重點分析。

2 通信單元組成及寬帶PLC芯片結構

2.1 通信單元組成

    寬帶PLC通信單元如圖1所示，主要由寬帶PLC芯片、線路驅動器（LineDriver，LD）、LC帶通濾波器、耦合變壓器及Flash存儲器等組成。其中寬帶PLC芯片及LD是兩顆核心芯片。LD用于對發送的模擬信號進行放大，最高輸出電壓達到12 V以上，通常采用雙極型工藝，無法和CMOS工藝的寬帶PLC芯片集成。LD是板級中功耗較大的器件，其功耗與信號功率譜密度有直接的聯系，國家電網對寬帶PLC功率譜密度有嚴格規定，帶內外分別不大于-45 dBm/Hz和-75 dBm/Hz^[3]。要降低LD功耗可減少工作帶寬和降低發射功率，但會帶來通信速率的下降和通信距離的縮短，故在標準制定與系統實現時需綜合權衡。

2.2 寬帶PLC芯片結構

    寬帶PLC芯片是一個典型的SoC，采用AHB/APB兩級總線架構。芯片結構如圖2所示。

    AHB總線為矩陣式結構，主設備包括CPU核、系統DMA、載波MAC硬件及物理層(PLC MAC HW/PLC PHY)；從設備包括SDRAM控制器、BootROM、SPI Flash控制器、AHB2APB橋及相關模塊配置接口等。APB總線設備包括串口UART、Timer、PWM、GPIO、SPI控制器和系統控制單元SCU等。

    此外，芯片還集成了高性能模擬前端AFE，AFE包括模數轉換器ADC、數模轉換器DAC、低通濾波器LPF和可編程增益放大器PGA。

3 功耗組成

    電力線通信采用基帶傳輸方式，無射頻部分，芯片由數字電路和模擬電路組成。數字電路晶體管工作在截止區和飽和區，是一種開關電路，如式(1)所示^[4]。其功耗由動態功耗(P_D)、短路功耗(P_S)和靜態功耗(P_L)組成，影響因素有：負載電容(C)、電源電壓(V_DD)、工作頻率(f)、開關系數(N)、短路電荷(Q_SC)和漏電電流(I_leak)，功耗控制須圍繞上述影響因素進行。

    模擬電路功能單元的電路實現形式個體差異較大，很難像數字電路那樣定義功耗組成。模擬電路晶體管工作在線性放大區，需要設置適當的偏置電壓（或電流），當其工作在亞閾值模式下，可以大大降低功耗；此外模擬模塊通常會提供低功耗關斷模式，通過外部的數字控制管腳進行設置。

4 芯片低功耗設計

4.1 工作頻段選擇

    IEEE P1901和ITU-T G.hn的工作頻段為1.8～30 MHz，可擴展到50~100 MHz，其目的是在短距離傳輸中以帶寬換取每秒幾百兆位甚至上千兆位的通信速率。但用電信息采集系統中寬帶PLC工作在室外環境，面臨的主要問題是覆蓋范圍、可靠性、成本和功耗，通信速率相對要求不高，典型的10 Mb/s物理層速率已能滿足所用應用需要^[5]，因此工作頻段可大幅降低。

    芯片選擇2~12 MHz作為基本工作頻段，向下可擴展至500 kHz，同時應用小帶寬模式或載波屏蔽方式，芯片可工作在6 MHz以下。芯片工作頻段避開衰減較快的高頻段以及有較大噪聲的窄帶PLC工作的低頻段，提高了通信距離。芯片采用與IEEE P1901 FFT物理層相同的正交頻分復用OFDM技術，由于帶寬較窄，采用1024點FFT，有效子載波在80~490之間，子載波間隔為24.414 kHz，采樣率（F_s）為25 MS/s，在小帶寬模式下可進一步降低到12.5 MS/s，較IEEE P1901 FFT物理層采樣率（75 MS/s或更高）數倍降低。較低的采樣率與數據速率結合較低階的調制技術，可使SoC及PLC物理層收發通路工作在較低時鐘頻率（≤4倍F_s時鐘）下，同時大大降低對模擬前端及線路驅動器的性能要求，從而降低芯片的成本和功耗。

4.2 物理層低功耗設計

    物理層整體結構如圖3所示，包括發送和接收兩條通路，每條通路皆由數字鏈路及模擬前端組成。

    由于電力線信道是一種共享介質，物理層只能分時進行收發，且收發是突發性的，這對功耗控制十分有利。物理層工作狀態主要有發送、載波偵聽和接收3種。發送是在信道空閑時由處理器主動發起的，發送時接收通路關閉，打開發送通路進行發送，發送完成后發送通路也隨之關閉。在不發送時，物理層通常處在載波偵聽狀態，此時接收通路的時域處理部分處在工作狀態，頻域及比特級處理部分關閉，在接收信號強度（能量檢測）高于閾值且偵聽到載波（前導檢測）后將轉入到正常接收狀態。在接收時，發送通路關閉，接收通路工作，接收完成后將接收通路關閉，經過幀間間隔調整后將轉入發送或載波偵聽狀態。

    物理層收發數字鏈路都采用流水線的結構，前一級的輸出作為下一級的輸入，推動下一級進行處理，故在實現時可采用數據流驅動的時鐘門控技術，動態地開關收發數據鏈路的時鐘，以達到減少功耗的目的。動態時鐘門控模塊結構如圖4所示，動態時鐘控制信號(dynamic_on_off)由前一級輸入控制信號及本模塊工作狀態組合產生，為靈活起見，模塊也提供軟件控制(sw_on_off)方式，圖中虛線對應的門控時鐘僅存在于物理層收發鏈路部分模塊中。

    模擬前端的PGA、LPF、ADC、DAC和LD等模塊在相應通路關閉時，皆可進入低功耗省電模式。上述模塊中PGA和LD的功耗相對較大。PGA用于在外部輸入信號隨機變化時保持ADC的輸入信號幅度相對恒定，從而最大化ADC動態范圍^[6]，提高接收機的靈敏度。由于電力線信道非常復雜、衰減變化大，要求PGA能提供較大的增益變化范圍及較小的增益步長，PGA須采用多級放大的結構，但多級放大會帶來較高的功耗。為此可通過對PGA提供的多種偏置模式或可調節的偏置電壓的設置，在性能和功耗之間取得平衡。在發送時PGA處在關閉模式；在載波偵聽時，PGA處于低功耗偏置模式；在接收時，快速轉入到低失真的全性能模式。通過多種功耗模式的切換，最大限度地降低PGA的功耗。LD用于發送通路，其功能和PGA類似，功耗控制方式也相似。

4.3 MAC層低功耗設計

    寬帶PLC MAC層采用TDMA和CSMA/CA相結合的信道訪問及沖突避免機制，其時隙分配如圖5所示。

    圖5中每個競爭時隙及非競爭時隙皆與CSMA競爭時隙類似，可分割成3個時隙片，對應A、B、C三相。PLC通信系統中的主節點（集中器）需處理3個時隙片，而從節點（電能表）只須在其特定的1個時隙片內保持激活狀態。根據這個特點，在芯片中可增加休眠模式和定時喚醒機制，有近2/3的時間處于休眠狀態，實際運行功耗將大大降低。通信單元在入網時通過接收的信標幀可獲取到信標時間戳、相線及時隙分配等信息，在入網成功后將會維護一個本地的32位的網絡基準時間。NTB計時器用于網絡時間同步，其在每次收到信標幀時會進行校對。NTB計時器下會派生出若干個軟定時器，用于時隙定時及相線定時，通過這些定時器可以指示PLC設備何時進入休眠模式及何時喚醒。在休眠模式下，芯片收發通路、大部分SoC電路及板級線路驅動器等都可以進入休眠模式甚至關斷電源，此時芯片內部只需要維持一個定時器，等定時時間到來后，系統自動從休眠模式切換到喚醒狀態。

4.4 芯片級低功耗設計

    在工藝選擇方面，芯片采用先進的40 nm低功耗工藝，動態功耗較小；因工作時鐘頻率較低，芯片采用高閾值的標準單元及漏電較小的存儲單元，有效降低靜態功耗。在時鐘設計方面，各模塊都支持獨立的時鐘門控，可按工作場景要求動態開關相應模塊；同時不同模塊按速度和性能要求工作在不同時鐘頻率下，有助于降低非核心模塊與非關鍵路徑的功耗。此外，芯片CPU和總線之間時鐘采用同步設計，支持整數倍頻關系，通過時鐘使能信號來控制，在芯片初始化時性能瓶頸在SPI Flash存儲器的訪問，CPU和總線同頻且處于較低工作頻率，在正常工作時，根據應用需求來設置倍頻關系，達到性能和功耗之間的平衡。在存儲方案方面，因芯片運行所需指令與數據空間較大，采用合封SDRAM的方式。合封可減少芯片整體管腳數量和封裝尺寸，降低BOM成本，同時也可使SDRAM IO負載電容較板級方案大為降低，相同的IO翻轉率時充放電所產生的動態功耗將會大大減少。

5 功耗測試

    功耗測試包括靜態功耗和動態功耗兩項測試。靜態功耗測試時整個測試環境中僅一個含PLC通信模塊的電表，PLC通信模塊上電初始化配置完成后基本處于載波偵聽狀態。動態功耗測試采用集中器和電表通過PLC通信模塊進行一對一組網，然后周期性地進行抄表測試。集中器和電表之間用衰減器模擬信道衰減，頻譜儀通過耦合器就近接到電表側電力線上來測量信號功率譜密度，確保帶內外功率譜密度滿足國網要求。實測結果如表2所示，從表2可以看出，寬帶載波模塊的靜態功耗及動態功耗均滿足技術要求且留有較大余量。

6 結論

    通過在多個層次采用多種低功耗設計技術，寬帶PLC通信芯片的功耗控制在了較低的水平。目前基于芯片的寬帶PLC通信模塊已通過了基本的原型驗證并投入了試點應用。結果表明，在抄收速度與成功率等方面較窄帶載波有明顯的優勢；在保持較大傳輸距離、較低成本的同時，其靜態、動態功耗也完全滿足國家電網的要求，這對加速電力線載波通信技術從窄帶向寬帶過渡，以及提高智能用電環節通信技術水平和綜合服務能力有重要的參考意義。

參考文獻

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[4] 于宗光，楊兵，魏敬和，等.百萬門級系統芯片低功耗技術研究[J].微電子學，2015，45(2)：217-221.

[5] Liu Jianming，Zhao Bingzhen，Geng Liang，et al.Communication performance of broadband PLC technologies for smart grid[C].IEEE International Symposium on Power Line Communications and Its Applications，2011：491-496.

[6] 柯強，劉頎，劉昱，等.一種高線性度寬帶可編程增益放大器[J].電子技術應用，2016，42(6)：30-33.

作者信息：

周春良1，2，周芝梅1，2，楊曉平1，2，李  璐1，2，馮  曦1，2，唐曉柯1，2

（1.北京智芯微電子科技有限公司，國家電網公司重點實驗室電力芯片設計分析實驗室，北京100192；

2.北京智芯微電子科技有限公司，北京市電力高可靠性集成電路設計工程技術研究中心，北京100192）