0 引言
USB 總線因其具有高速度、即插即用、功耗低等特點，深受廣大用戶的青睞。但USB 規范本身并未考慮數據傳輸時的安全性問題，所以它的安全性能低，不適合用來傳輸安全性 要求較高的信息。本文在研究USB2.0 規范以及應用密碼學等安全防護技術的基礎上，提出 一個基于ASIC 的整體解決方案。目的是用硬件描述語言設計一個既符合USB2.0 規范，同 時又可以將流經該接口芯片的數據進行自動加密的專用集成電路。最后，對所設計的系統在 FPGA 上進行驗證，給出系統在FPGA 上所耗用的資源以及性能參數，對得到的數據進行分 析。
1 相關知識
1.1 USB 簡介
從USB1.0 版本發布到2.0 版本，中間經歷了多次版本更新。從1998 年7 月的Windows98 開始，USB 外圍設備開始陸續出現，同時也成為最受歡迎的接口.它的優點為:容易使用、傳輸速度快、低價位、低能耗、高穩定性、操作系統支持、外圍設備的支持、有彈性.缺點為：缺乏對數據安全性的考慮、缺乏對舊硬件的支持、點對點的通信、速度的限制、距離的 限制、硬件的錯誤或故障、協議的復雜性、版權費。
1.2 AES 簡介
1.2.1 原理及起源
AES(Advanced Encryption Standard)是由美國國家標準與技術研究所于1997 年提出征集該算法的公告并最終選定了兩個比利時研究者Vincent Rijmen 和Joan Daemen 發明的 Rijndael)算法，并于2001 年正式發布了AES 標準。
1.2.2 AES 工作流程
Rijndael 算法本質上是一種對稱分組密碼體制，采用代替/轉換網絡，每輪由三層組成：線性混合層確保多輪之上的高度擴散；非線性層由16 個S 盒并置起到混淆的作用；密鑰加 密層將子密鑰層異或到中間狀態。Rijndael 是一個迭代分組密碼，其分組長度和密鑰長度都 是可變的，只是為了滿足AES 的要求才限定處理的分組大小為128 位。而密鑰長度為128 位、192 位或256 位，相應的迭代輪數Nr 為10 輪、12 輪、14 輪?？梢缘钟鶑姶蠛蛯崟r的攻擊。
2 系統解決方案
2.1 系統原理
本文主要目的是要設計一個既符合USB2.0 規范的數據接收和發送，又可以對接收到的數據進行自動加密的專用集成電路的設計，并將所設計的系統用FPGA 對其進行功能驗證。
該系統由兩大模塊組成：USB 模塊和AES 加密模塊。 系統結構如圖1 所示：
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其中，USB 模塊實現流經數據依照USB2.0 規范進行接收和發送。將要發送的數據進行裝配、 打包處理，并對接收到的數據包進行分解，在存儲器接口與優先級判別模塊的處理之后將數 據存入外部存儲器 (SSRAM)或通過WISHBONE 接口電路與外圍設備進行通訊；AES 加密 模塊負責對接收到的數據進行加密處理，密鑰封裝在芯片中的存儲器中。
2.1.1 USB 接口模塊原理
該模塊實現了符合USB2.0 規范的數據處理以及不同的外設與計算機的互連和數據通 信。 該模塊的主要功能包括：
(1) 完全支持 USB2.0 規范，提供全速模式和高速模式，其數據率分別為12Mbit/s 和 480Mbit/s。
(2) 支持 WISHBONE 接口電路和該模塊之間采用DMA 方式進行數據通信。
(3) 模塊的掛起/恢復功能。 該模塊結構如圖2 所示。其中。PHY 模塊負責將數據發送到與USB 連接器相連的計算 機，或接收來自計算機的數據；UTMI(數據通用收發宏單元接口)與PL(協議層)模塊及內部 數據存儲器、控制寄存器相連負責保持通信數據的格式符合USB2.0 規范中的協議格式； WISHBONE(主接口電路)是內部數據存儲器、控制寄存器與外部設備之間的通信橋梁。
2.1.2 AES 模塊原理
該模塊負責將USB 模塊接收并解包的數據進行加密然后將加密后的數據存入外部存儲器或通過WISHBONE 接口電路送到外圍設備中。
該模塊結構圖如圖3 所示。它主要包括數據位寬變換模塊和AES 加密單元。在USB 模 塊數據接收和處理的位寬為8，而AES 加密模塊中，明文和密鑰的位寬為128，所以在USB 模塊將接收來的數據包解包后所獲得的數據不能直接加密，需要進行位寬調整后才可以加 密。數據位寬變換模塊的功能就是將PL 解包后的8 位數據連接成128 位后再送入AES 加密 單元；AES 加密單元將送入的128 位明文與密鑰存儲器中的密鑰進行十輪AddRoundkey、 SubBytes、ShiftRows、MixColumns 變換后完成明文加密，并將加密后的數據(密文)送入外 部存儲器或通過WISHBONE 接口電路送到外圍設備中。
2.2 性能分析
本文采用Stratix 系列的EP1S10F484C5 芯片對該系統進行驗證。
2.2.1 USB2.0 模塊的性能分析
下表為USB 模塊綜合后的性能參數：
2.2.2 AES 模塊的性能分析
當輸入信息={32 43 f6 a8 88 5a 30 8d 31 31 98 a2 e0 37 07 34}，輪數Nr=10，加 密密鑰={2b 7e 15 16 28 ae d2 a6 ab f7 15 88 09 cf 4f 3c}，加密結果={39 25 84 1d 02 dc 09 fb dc 11 85 97 19 6a 0b 32}，經檢驗該結果是正確的，完全符合AES 加密算法。
下表為AES 加密算法綜合后的數據：
2.2.3 整個系統的性能分析
下表為系統綜合后的性能參數：
由以上綜合結果分析可以得出，該系統在FPGA 上進行驗證是完全可行的，而且它的頻 率可以達到336.02MHz，完全可以實現USB480Mbits/s 的傳輸速度。
2.3 系統實施的必要性和可行性分析
該系統的主要目的是設計一個可以對數據進行自動加密的USB2.0 接口芯片,常規的USB 接口芯片是不帶加密功能的。而現今USB 的應用領域中有很大一部分需要對所傳輸的數據進 行加密。對安全性要求特別高,所以制作一個既符合USB2.0 規范,又可對數據進行自動加密 處理的專用集成電路在應用上將會有很大的應用空間.制作這樣的集成電路很有必要.
FPGA 是一種可重構硬件，它既具有硬件的安全性和高速性又有軟件的靈活性和易維護性，已經成為分組密碼算法硬件實現的熱點研究方向；另外FPGA 研發的啟動開銷比ASIC 要小，FPGA 從設計到投入市場的周期很短，FPGA 芯片重配置和擴充十分方便，它能夠商定 所需的密碼算法，更換的密碼算法可以適時配置到目標設備中。當前，FPGA 芯片的容量不 斷的增大，片內還有內嵌存儲器，這就使查找表和變換操作可以很容易的實現，因此在百萬 門的FPGA 中實現本文所提系統是可行的。
3 系統優勢分析
提高USB 數據通訊可靠性的措施基本上可以分為兩種：一種經過計算機軟件處理，對數 據進行加密；另一種方法是在硬件的層面上對數據直接加密。其中軟件處理實現起來較簡單， 但軟件加密處理速度比硬件加密慢許多，如果需要對大量數據進行實時加密，軟件處理將會 消耗太多的時間，不適合數據的實時加密和通訊。相反，用硬件的方法來解決，在速度方面 將獲得較理想的實時加密通訊的效果。
另外，由于加密算法中都大量使用了復雜的按位運算，而通常這類運算不適合在通用處 理器上運行，因此用軟件來實現必然會帶來效率低下的問題，而加密芯片體系結構是針對加 密算法的結構特征專門設計的，采用了一些特殊的優化技術（如流水線和查找表等），可以 極大地提高數據的流量并減少密鑰的生成時間；另外軟件只能提供有限的物理安全，尤其在 密鑰的存儲方面。而用硬件實現加密算法及與之相關的密鑰生成過程，并且封裝到芯片中， 因為它們不易被外部攻擊者讀取或更改，會有較高的物理安全性。因此基于硬件的密碼算法 就受到業界的普遍關注,可以完全勝任整個系統的安全保密工作。
由以上分析可知，該系統采用硬件處理加密和USB 通訊，可以在滿足USB2.0 規范的數 據傳輸的基礎上，極大地提高系統的安全性。
4 結論
綜上所述, 通過研究對USB 通訊安全性的需求,開發一個具有數據實時自動加密的USB 設備控制器可以開創USB 安全通信的新領域,而且,現在市面上大多數器件的外圍接口的都 支持USB，如果可以開發一塊保密性高而又不影響原有USB 通訊高速率、簡單易用的芯片將 會受到廣大用戶的青睞.